[發明專利]用于MOS器件的塊狀接觸塞

有效

• 申請號: 201010265499.0
• 申請日: 2010-08-25
• 公開（公告）號: CN102024784A
• 公開（公告）日: 2011-04-20
• 發明（設計）人: 孫詩平;張志豪;鐘朝安;李宗霖;李忠儒;林經祥
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522
• 代理公司: 北京市德恒律師事務所 11306
• 代理人: 陸鑫;熊須遠

技術領域

本發明一般涉及集成電路，更特別地，涉及金屬氧化物半導體(MOS)器件和用于連接到MOS器件的接觸塞。

背景技術

在現代集成電路中，半導體器件形成在半導體襯底上，并且通過金屬化層連接。金屬化層通過接觸塞(contact?plug)連接到半導體器件。同樣地，外部焊盤也通過接觸塞連接到半導體器件。

典型地，接觸塞的形成工藝包括在半導體器件的上方形成層間電介質(ILD)，在ILD內形成接觸開口，以及用金屬材料填充接觸開口。但是，隨著集成電路尺寸按比例縮小需要的增大，上面討論的工藝存在很多缺點。當水平尺寸(例如，相鄰多晶硅線之間的PO-PO間距)不斷收縮時，圓形接觸塞的直徑以及接觸塞和硅化物之間的接觸面積的直徑也減小。ILD的厚度不是按照與接觸塞的寬度減小相同的比例而減小。因此，接觸塞的縱橫比增大，導致接觸形成工藝越來越困難。

集成電路的尺寸按比例縮小導致幾個問題。首先，在其中不產生孔隙的情況下填充接觸開口變得越來越困難。其次，接觸塞經常與源極/漏極硅化物區域物理接觸，因此產生接觸電阻。然而，由于金屬和金屬硅化物之間的接觸電阻通常很高，所以接觸塞和下層硅化物區域之間的接觸面面積的減小使得已經很高的接觸電阻被進一步惡化。第三，形成接觸開口的工藝窗口變得越來越窄。接觸開口形成中的失準可引起短路或開路，導致產量損失。因此，接觸塞的形成已經成為集成電路尺寸按比例縮小的瓶頸。

發明內容

根據本實施例的一個方面，一種集成電路結構包括半導體襯底；柵極層疊件(gate?stack)，上覆半導體襯底；柵極隔離件，在柵極層疊件的側壁上；第一接觸塞，具有接觸柵極隔離件側壁的內緣，其頂面與柵極層疊件的頂面相齊；以及第二接觸塞，在第一接觸塞的上方并接觸第一接觸塞。第二接觸塞的截面積比第一接觸塞的截面積小。

還公開了其他實施例。

附圖說明

為了更全面地理解本發明和其優勢，將下面結合附圖的描述作為參考，其中：

圖1A到圖6B為根據實施例的在集成電路結構制造中的各個中間階段的截面圖；

圖7到圖14為根據另一實施例的在集成電路結構制造中的各個中間階段的截面圖。

具體實施方式

下面，將詳細描述本發明實施例的實施和使用。然而，應該認識到，本發明提供了很多可以體現為特定內容的多種變體的適用發明理念。所描述的特定實施例僅僅是實施和使用本發明的特定方式的說明，其并不用于限制本發明的范圍。

根據實施例，提供了一種包括金屬氧化物半導體(MOS)器件的新型集成電路結構及其制造方法。示出了制造實施例的中間階段。然后討論實施例的各種變體。貫穿各個視圖和說明性實施例，使用相同的參考標號表示相同的元件。

圖1A和1B分別示出了實施例的截面圖和頂視圖。參考圖1A，形成MOS器件10。MOS器件10形成在半導體襯底12的表面，半導體襯底12可由眾所周知的半導體材料形成，如硅、鍺、鍺化硅、砷化鎵等。半導體襯底12也可以是塊狀硅襯底或絕緣硅(SOI)襯底。在半導體襯底12中形成淺槽隔離(STI)區域14并分隔用來在其上形成源極、漏極和柵極層疊件的有源區域16。MOS器件10還可包括源極區域和漏極區域(此后稱作源極/漏極區域)18、輕摻雜源極/漏極(LDD)區域20和源極/漏極硅化物區域22。在有源區域16的上方形成包括柵極電介質26和柵電極28的柵極層疊件。如本領域技術人員所熟知，柵極電介質26可由氧化硅、氮化硅、氮氧化硅和/或高k介電材料形成。柵電極28可包括含硅部分(如，多晶硅)和在含硅部分頂部上的柵極硅化物(未顯示)。柵極隔離件30形成在柵極層疊件的側壁上。MOS器件10的所述部件的形成工藝是本領域的熟知技術，因此此處不再贅述。圖1B示出了圖1A中所示結構的頂視圖。

圖2A示出了層間電介質(ILD)32的形成，ILD32可選地被稱作ILD132，這是由于它是合成的ILD的第一層。ILD1?32的形成工藝包括使ILD覆蓋形成到比柵電極28的頂面高的水平面，然后執行化學機械研磨(CMP)來使ILD層平坦化以形成ILD1?32。ILD1?32的頂面可比柵極隔離件30和柵電極28稍高。ILD1?32可由氧化物、氮化物、氮氧化物和包括通過等離子增強化學汽相沉積(PECVD)、旋涂玻璃法(SOG)或其它電介質旋涂法(Spin-on-Dielectric，SOD)形成的碳基層、Si基層的低k介電層、或其組合形成。圖2B示出了圖2A中所示結構的頂視圖。