[發明專利]集成電路、鰭式場效應晶體管及其制造方法

有效

• 申請號: 201010263802.3
• 申請日: 2010-08-25
• 公開（公告）號: CN102005477A
• 公開（公告）日: 2011-04-06
• 發明（設計）人: 葉致鍇;張智勝;萬幸仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/36;H01L21/8232;H01L21/336;H01L27/088
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 姜燕;陳晨

技術領域

本發明涉及一種半導體裝置，尤其涉及一種累積型(accumulation?type)鰭式場效應晶體管。

背景技術

隨著集成電路尺寸微縮，需克服因尺寸微縮所面臨的問題。例如，金屬氧化物半導體場效應晶體管(MOSFET)因溝道長度縮減而造成效能降低，包括漏電流增加。因此，業界需要新穎的方法及結構來改善金屬氧化物半導體場效應晶體管的效能。

發明內容

為了解決現有技術的問題，本發明提供一種鰭式場效應晶體管，包括：一基材；一鰭式結構，位于此基材上，此鰭式結構包含一溝道，位于一源極及一漏極之間，其中此源極、此漏極及此溝道具有一第一型摻雜，且此溝道包含鍺、鍺化硅或III-V族半導體至少其一；一柵極介電層，位于此溝道上；以及一柵極，位于此柵極介電層上。

本發明也提供一種鰭式場效應晶體管的制造方法，包括：形成一鰭式結構于一基材上，此鰭式結構包含一溝道，位于一源極及一漏極之間，其中此源極、此漏極及此溝道具有一第一型摻雜，且此源極、此漏極及此溝道包含鍺、鍺化硅或III-V族半導體；形成一柵極介電層于此溝道上；以及形成一柵極于此柵極介電層上。

本發明還提供一種集成電路，包括：一基材；一虛置圖案，包含至少一第一鰭式結構于此基材上，此第一鰭式結構包含一第一溝道，位于一第一源極及一第一漏極之間，其中此第一源極、此第一漏極及此第一溝道具有一第一型摻雜；以及一鰭式場效應晶體管，位于此基材上，此鰭式場效應晶體管包含：一第二鰭式結構，位于此基材上，此第二鰭式結構包含一第二溝道，位于一第二源極及一第二漏極之間，其中此第二源極、此第二漏極及此第二溝道具有一第二型摻雜，且此第二溝道包含鍺、鍺化硅或III-V族半導體至少其一；一柵極介電層，位于此第二溝道上；及一柵極，位于此柵極介電層上。

本發明可抑制界面缺陷的影響，還可摻入鍺化硅應力源至鍺的鰭式場效應晶體管NMOS中，以增進效能。

為讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1A顯示為鰭式場效應晶體管，并顯示用于圖1B及圖1C的不同的剖面方向；

圖1B～圖1C顯示為依照本發明一實施例的累積型鰭式場效應晶體管的剖面圖；

圖2顯示為依照本發明一實施例的累積型鰭式場效應晶體管與傳統裝置的開電流I_on的比較；

圖3顯示為本發明一實施例的累積型鰭式場效應晶體管與傳統裝置的內部電子密度的比較；

圖4顯示為依照本發明另一實施例的形成累積型鰭式場效應晶體管的工藝；及

圖5顯示為依照本發明又一實施例的具有虛置圖案及含多個累積型鰭式場效應晶體管結構的鰭式場效應晶體管裝置的集成電路的剖面圖。

其中，附圖標記說明如下：

106～源極108～溝道

107～硅化物110～漏極

111～硅化物112～阱區

114～柵極介電層115～氧化層

116～柵極117～氮化間隔層

118～淺溝槽隔離120～基材

502～虛置圖案

504～鰭式場效應晶體管裝置

506～鰭式場效應晶體管裝置

508～溝道

具體實施方式

以下將詳細討論本發明各種實施例的制造及使用方法。然而值得注意的是，本發明所提供的許多可行的發明概念可實施在各種特定范圍中。這些特定實施例僅用于舉例說明本發明的制造及使用方法，但非用于限定本發明的范圍。

某些使用材料不同于硅的平面金屬氧化物半導體場效應晶體管相較于傳統的硅平面金屬氧化物半導體裝置(Si?planar?MOS?device)具有優勢，例如鍺平面金屬氧化物半導體裝置(Ge?planar?MOS?device)，其載流子(電子/空穴)遷移率較硅高約2.64倍。經發現，鍺平面MOS裝置面臨下列問題：(1)較低的能隙間距E_g及高次臨界漏電流I_sub(subthreshold?leakage?current)、(2)高介電常數ε及短溝道效應(short?channel?effect，SCE)、(3)高界面缺陷(Nit)導致鍺的NMOS中的載流子遷移率μ不佳。