[發明專利]實現雙應力應變技術的方法

無效

• 申請號: 201010261618.5
• 申請日: 2010-08-24
• 公開（公告）號: CN102376578A
• 公開（公告）日: 2012-03-14
• 發明（設計）人: 徐偉中
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L21/3105
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體器件技術領域，尤其涉及一種實現雙應力應變技術的方法。

背景技術

在未來的一段時間內，硅基互補型金屬氧化物半導體(CMOS)場效應晶體管技術仍將是集成電路制造的主流技術。當前研究集成電路基礎技術的目標在于獲得更高的單元集成度、更高的電路速度、更低的單位功能的功耗和單位功能成本。在器件尺寸等比縮小的過程中，更高的集成度與工作頻率意味著更大的功耗，減小電源電壓V_DD是減小電路功耗的一般選擇，但V_DD的降低會導致器件的驅動能力和速度下降。減小閾值電壓、減薄柵介質厚度可提高器件的電流驅動能力，但同時會導致亞閾值漏電流和柵極漏電流的增加，從而增大靜態功耗，這就是目前IC面臨的“功耗-速度”困境。

提高器件載流子遷移率是解決上述困境的關鍵。在載流子遷移率大幅度提升的基礎上，一方面可以采用較低的V_DD和較高的閾值漏電壓，同時又可以保證器件有足夠的電流驅動能力和速度。

提高載流子的遷移率的方法通常是將應力施加于晶體管上，從而引起晶格應變，以提高載流子的遷移率。其中，在縱向方向(即在電流方向)上施加的應力稱為張應力，張應力可以提高電子遷移率；在橫向方向(即垂直電流方向)上施加的應力稱為壓應力，壓應力可以提高空穴遷移率。通常在NMOS晶體管上淀積張應力氮化硅后進行退火，以提高NMOS晶體管的電子遷移率；在PMOS晶體管上淀積壓應力氮化硅后進行退火，以提高PMOS晶體管的空穴遷移率。

然而，由于在CMOS技術中，NMOS晶體管與PMOS晶體管通常制備在同一襯底上，張應力氮化硅及壓應力氮化硅通常淀積在整個晶片上，而張應力氮化硅雖然能提高NMOS晶體管的電子遷移率，卻會影響PMOS晶體管的性能；壓應力氮化硅雖然能提高PMOS晶體管的空穴遷移率，卻會影響NMOS晶體管的性能。為了解決這一矛盾，發展了雙應力應變技術(DSL，Dual?Stress?Liners)，所謂雙應力應變技術是指在同一半導體襯底的PMOS晶體管上淀積壓應力氮化硅，在NMOS晶體管上淀積張應力氮化硅。

請參考圖1，圖1為現有的實現雙應力應變技術的方法流程圖，如圖1所示，并配合參照圖2A至圖2E，現有的實現雙應力應變技術的方法包括如下步驟：

S101、提供半導體襯底101，其中，所述半導體襯底101上已完成NMOS晶體管105及PMOS晶體管106的制作，所述NMOS晶體管105制備在位于所述半導體襯底101中的P阱102內，所述PMOS晶體管106制備在位于所述半導體襯底101中的N阱103內，并且所述P阱102與N阱103之間通過淺溝槽隔離結構(STI)104進行隔離；

S102、在所述NMOS晶體管105及PMOS晶體管106上制備金屬硅化物(Salicide)107，如圖2A所示；

S103、淀積張應力氮化硅108，所述張應力氮化硅108覆蓋所述NMOS晶體管105及PMOS晶體管106，如圖2B所示；

S104、去除所述PMOS晶體管106上的張應力氮化硅108，如圖2C所示；具體的，所述PMOS晶體管106上的張應力氮化硅108通過光刻及刻蝕去除；

S105、淀積壓應力氮化硅109，所述壓應力氮化硅109覆蓋所述NMOS晶體管105及PMOS晶體管106，如圖2D所示；

S106、去除所述NMOS晶體管105上的壓應力氮化硅109，如圖2E所示；具體的，所述NMOS晶體管105上的壓應力氮化硅109通過光刻及刻蝕去除；以及

S107、沉積層間電介質(ILD，Inter?Layer?Dielectric)，對所述層間電介質進行光刻及刻蝕，并制備金屬電極；在對所述層間電介質進行光刻及刻蝕的過程中，所述PMOS晶體管106上的壓應力氮化硅109作為刻蝕阻擋層(CESL，Contact?Etch?Stop?Layer)。

其中，所述金屬硅化物(Salicide)107的材料為鉑鎳合金(NiPt)。