[發明專利]非易失性存儲器件及其制造方法

有效

• 申請號: 201010258579.3
• 申請日: 2010-08-20
• 公開（公告）號: CN102263108A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 李起洪;周文植;洪權
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/06;H01L21/8247;H01L21/223
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;黃啟行

相關申請的交叉引用

本申請要求2010年5月31日提交的韓國專利申請No.10-2010-0051420的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及非易失性存儲器件，更具體而言，涉及三維非易失性存儲器件及其制造方法。

背景技術

在具有諸如三維閃存的U形非易失性存儲器件的存儲串結構中，源選擇柵和漏選擇柵形成在存儲串之上。相比于其中將選擇柵形成在存儲串之上和之下的垂直串結構，就器件特征而言，這種U形存儲串是期望的。為了操作這種U形存儲串，使用晶體管來使選擇柵與底部電耦合。所述晶體管被稱為管溝道晶體管(Pipe?Channel?Transistor)。

經由源極和漏極而彼此耦合的兩個串通過管溝道晶體管彼此電耦合。為了使這兩個串彼此電耦合，需要使管溝道晶體管導通。

圖1是描述現有的三維非易失性存儲器件的截面圖。

參見圖1，在底部襯底11上形成管柵(Pipe?Gate)12。底部襯底11具有半導體襯底和絕緣層層疊的結構。刻蝕管柵12，以形成管柵孔12A。

在管柵12上形成存儲串。存儲串包括第一串MS1和第二串MS2。第一串MS1和第二串MS2分別包括多個存儲單元。第一串MS1經由管溝道17B與第二串MS2耦合。第一串MS1和第二串MS2包括第一絕緣層13和控制柵電極14。第一絕緣層13和控制柵電極14被交替地層疊多次。存儲串包括經由管溝道孔12A彼此耦合的一對單元溝道孔15。由單元溝道孔15和管溝道孔12A形成基本U形的串結構，第一串MS1的多個存儲單元彼此串聯耦合，第二串MS2的多個存儲單元彼此串聯耦合。存儲層16、單元溝道17A和第二絕緣層19填充單元溝道孔15。存儲層16、管溝道17B和第二絕緣層19填充管溝道孔12A。存儲層16通過層疊阻擋層、電荷陷阱層和隧穿絕緣層形成。通過縫隙18將每個串的控制柵電極14彼此分隔開，并且第三絕緣層20填充縫隙18。

在圖1中，通過管柵12和管溝道17B在存儲串下方形成管溝道晶體管(PC?Tr)。為了形成管柵12，可以進行沉積多晶硅層的工藝、形成溝槽和犧牲層(氮化物層)的工藝、以及化學機械拋光(CMP)工藝等。在CMP工藝中，可以進行利用多晶硅層作為停止層的氮化硅層CMP工藝，或者進行利用氮化硅層作為停止層的多晶硅CMP工藝。然而，由于這些CMP工藝難以確保均勻度和再現性，因此可能難以將這些CMP工藝應用于大規模生產。

此外，由于難以利用金屬柵作為管溝道晶體管的管柵12，因此將N⁺摻雜多晶硅用于管柵12。避免使用金屬柵是因為難以進行隨后的單元形成工藝。

管柵12在編程或讀取操作時是導通的。然而，當管柵12導通時，存儲串的控制柵電極14同時導通。在此情況下，由于N⁺摻雜多晶硅的阻抗相當大，因此會產生因電阻電容延遲(RC延遲)而導致的速度下降。

發明內容

本發明的一個實施例旨在提供一種基本為U形串結構的三維非易失性存儲器件及其制造方法，所述三維非易失性存儲器件能夠使存儲串中的串彼此電耦合而不使用管溝道晶體管。

根據本發明的一個實施例，一種非易失性存儲器件包括：一對柱狀單元溝道，所述一對柱狀單元溝道自襯底垂直延伸；摻雜的管溝道，所述摻雜的管溝道被設置為使一對柱狀單元溝道的下端耦合；襯底上的絕緣層，摻雜的管溝道掩埋在所述絕緣層中；存儲層，所述存儲層被設置為包圍柱狀單元溝道的側表面；以及控制柵電極，所述控制柵電極包圍存儲層的側表面。柱狀單元溝道包括未摻雜的多晶硅層，且摻雜的管溝道包括摻雜的多晶硅層。

根據本發明的另一個實施例，一種制造非易失性存儲器件的方法包括以下步驟：在襯底上形成多層，所述多層包括形成有管溝道孔的絕緣層和與管溝道孔耦合的一對單元溝道孔；在單元溝道孔中形成一對柱狀單元溝道，并形成被設置為使一對柱狀單元溝道的下端彼此電耦合的管溝道；以及在管溝道中摻入雜質。

根據本發明的又一個實施例，一種制造非易失性存儲器件的方法包括以下步驟：在襯底上形成多層，所述多層包括形成有管溝道孔的絕緣層和與管溝道孔耦合的一對單元溝道孔；在單元溝道孔中形成一對柱狀單元溝道，并形成被設置為使一對柱狀單元溝道的下端彼此電耦合的管溝道；形成與管溝道耦合并被摻入雜質的摻雜層；以及使雜質擴散。

附圖說明

圖1是描述現有的三維非易失性存儲器件的截面圖。

圖2A是描述根據本發明的第一實施例的三維非易失性存儲器件的截面圖。