[發明專利]一種無電容型動態隨機訪問存儲器結構及其制備方法

有效

• 申請號: 201010251514.6
• 申請日: 2010-08-11
• 公開（公告）號: CN102376715A
• 公開（公告）日: 2012-03-14
• 發明（設計）人: 霍宗亮;劉明
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L29/423;H01L29/51;H01L21/8242
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明涉及微電子制造及存儲器技術領域，尤其涉及一種高可靠的無電容型動態隨機訪問存儲器結構及其制備方法。

背景技術

微電子產品主要分為邏輯器件與存儲器件兩大類。作為存儲器件的一個重要部分，動態隨機訪問存儲器(DRAM)能夠提供數據的高速讀寫操作，然而在掉電的情況下存儲的信息很容易遺失，因此被稱為揮發性的半導體存儲器。在計算機系統中，動態隨機訪問存儲器一般介于高速微處理器和低速的非揮發性存儲器之間，用于實現高速數據處理和低速數據訪問存取的匹配。信息技術的不斷發展使得發展高速、高密度的DRAM成為了目前存儲技術研究的一個重要方向。

傳統的動態隨機訪問存儲器件一般由一個訪問晶體管和一個電容(1T1C)所構成。電容用于數據的保存，而數據的讀寫由晶體管控制。隨著器件尺寸的按比例縮小，常規的1T1C結構已經很難滿足對晶體管的低泄露電流和電容的大存儲能力的要求，同時無論是溝槽式電容還是堆棧式電容也很難在工藝實現上完成變比。為此，尋找新的高速動態隨機訪問存儲器結構成為了目前存儲技術研究的熱點。

目前，采用浮體效應的存儲單元(FBC)因為其工藝上的全兼容和易于變比受到了業界的廣泛關注。常規的FBC結構既能夠在SOI襯底上實現，也可以在體硅襯底上實現，基本結構如圖1所示，這里空穴阻擋層可以采用SiO₂，也可以采用n型硅摻雜等實現。然而，研究發現，這種浮體存儲單元結構在實現高速數據擦寫的同時，面臨著來自于器件可靠性方面的挑戰。圖2給出了兩種用于浮體存儲單元的編程方式。對于熱電子編程模式(圖2a)，給漏施加一個大的正壓，給柵施加一個晶體管的開啟電壓Vg，Vg＝Vd/4～Vd/2。在這種情況下，電子在從源到漏運動過程中獲得較高的能量，在靠近漏端的高電場下發生碰撞電離產生電子空穴對，產生的空穴將向襯底移動并在靠近空穴阻擋層的地方形成累積。由于空穴的累積造成襯底電勢升高將導致晶體管的閾值電壓減小，我們稱此狀態為寫狀態(“1”)。在這種編程模式下，因為高碰撞電離率的需要使得漏端電壓大于柵電壓，比如Vg＝0.5V，Vd＝2V，Vs＝0V，因此產生的空穴在向襯底移動的時候，仍然有一部分向柵介質移動，從而在漏結附近產生界面陷阱和氧化層陷阱，隨著多次編程擦除操作，該柵介質中的空穴將會進一步累積，造成漏區附件溝道的閾值電壓減小，從而在數據讀出時候造成信息擾動或者出錯。對于帶帶隧穿BTBT的編程模式(圖2b)，通常源端浮置，漏端電壓遠大于柵電壓，比如Vg＝0V，Vd＝4V，在這種模式下，電子通過帶帶隧穿將向漏移動，產生的空穴在向襯底移動的時候，由于柵漏之間大的勢差將有部分會在漏結附件進入柵中，同樣造成柵介質的退化引起數據擾動或者讀出錯。盡管降低漏端電壓可以部分抑制這種柵介質層的退化，然而低的漏端電壓在明顯降低碰撞電離幾率從而不利于空穴產生的同時，其碰撞電離產生的電子進入柵介質的幾率會迅速上升，同樣會引起器件的可靠性問題，因此采用低漏電壓并不是一個有效的手段。

因此，必須尋找一種方式在能夠有效提高碰撞電離率的同時降低柵源、柵漏交疊區附件的柵介質垂直電場。本發明將主要針對這個問題，通過采用控制源漏結附近柵介質的材料和厚度的方式來有效控制電場，并通過維持高的漏壓來獲得大的碰撞電離幾率，從而實現高可靠的無電容動態隨機訪問存儲器單元。

發明內容

(一)要解決的技術問題

有鑒于常規浮體存儲單元(FBC)在數據擦寫操作過程中在結附近會產生界面陷阱和氧化層陷阱，這將造成柵介質退化、影響器件的閾值電壓，進而造成數據讀擾動或者讀出出錯，為此，本發明的主要目的是試圖在結附近抑制垂直柵電場，同時增強水平漏端電場的方式來進行設計，進而提供一種高可靠的無電容型動態隨機訪問存儲器結構及其制備方法。

(二)技術方案

為達到上述目的，本發明提供了一種無電容型動態隨機訪問存儲器結構，該結構由下至上依次包括襯底、空穴阻擋層、溝道、源漏區、柵介質區和柵電極，該結構通過在源漏結區附近采用不同的柵介質材料或者柵介質厚度，增大該區域的柵介質的電學厚度，從而有效降低垂直方向的電場，同時通過在溝道中央區域采用薄的氧化層或者采用高K材料，提高柵控能力并抑制短溝道效應。

上述方案中，所述襯底為體硅襯底、SOI襯底、GOI襯底或應力硅襯底；所述空穴阻擋層采用絕緣層SiO₂、SiC或SiN，或者采用n型摻雜硅，或者采用空穴勢阱材料SiGe或Ge。