[發明專利]監控位線電壓的監控電路及監控方法

有效

• 申請號: 201010250544.5
• 申請日: 2010-08-11
• 公開（公告）號: CN101901632A
• 公開（公告）日: 2010-12-01
• 發明（設計）人: 楊光軍
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: G11C29/50
• 分類號: G11C29/50;G11C7/12
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及存儲器領域，具體涉及一種在存儲器中用于監控位線電壓的監控電路及監控方法。

背景技術

在存儲器(尤其是閃存)中，在某些情況下會需要對位線電壓進行監控。圖1示出了現有技術中的用于對閃存中的位線電壓進行監控的電路。如圖1所示，電路包括柵極相互連接的兩個PMOS晶體管(源極均連接至電源電壓VDD的第一PMOS晶體管M1和第二PMOS晶體管M2)、運放電路op、依次串聯的五個NMOS晶體管(第一NMOS晶體管MN1、第二NMOS晶體管MN2、第三NMOS晶體管MN3以及第四NMOS晶體管MN4、存儲單元MEM)、輸入端與第二PMOS晶體管M2的漏極相連的反相器D。

其中，運放電路op可選用公知的運算放大器電路，并且其中，當運放電路op的反向輸入端(-)的電壓大于運放電路op的正向輸入端(+)的電壓時，運放電路op輸出高電平；反之，當運放電路op的反向輸入端的電壓小于正向輸入端的電壓時，運放電路op輸出低電平。參考電壓信號vref(參考電壓信號vref例如可由參考電壓源所提供)被輸入至運放電路op的反向輸入端，運放電路op的正向輸入端連接至第一NMOS晶體管MN1的源極并同時連接至第二NMOS晶體管MN2的漏極。運放電路op的輸出端連接至第一NMOS晶體管MN1的柵極。存儲單元MEM的柵極接存儲器的字線WL，漏極接存儲器的位線BL，且源極接地。此外，反相器D的輸入端還連接至參考電流信號Iref，其中參考電流信號Iref例如由參考電流源所提供。

為了監控位線電壓，提供了經由切換電路S(例如開關)連接至運放電路op的正向輸入端的端口TM0。控制信號TMVON對切換電路S進行控制，例如當控制信號TMVON為高電平或者低電平時，電路進入監控BL電壓的測試模式以監控位線電壓。

當沒有電流流經存儲單元MEM時，端口TM0可很好地監測BL電壓。然而，當有電流流經存儲單元MEM時，則會出現不匹配的問題。造成該不匹配的原因是由于位線BL上會有電流，而在位線BL選擇路徑上會有電壓降(第二NMOS晶體管MN2、第三NMOS晶體管MN3以及第四NMOS晶體管MN4導通)，從而造成TM0的電壓和BL上電壓不匹配，從而使得端口TM0所測得到電壓不準。

現有技術中采用了例如高阻抗有源探頭或者納米探頭之類的方案來解決上述技術問題，但是這樣的方案造成了極大的測試成本。因此，希望能夠提出一種即能夠解決位線與測試端口之間的不匹配問題又不會產生測試成本的簡單的解決方案。

發明內容

為了提供一種即能夠解決位線與測試端口之間的不匹配問題又不會產生測試成本的用于監控位線電壓的監控電路，根據本發明的一個方面，提供了一種用于監控位線電壓的監控電路包括：第一監測支路，用于在沒有電流流經存儲單元時對存儲器位線上的電壓進行監控；以及第二監測支路，用于在有電流流經存儲單元時對存儲器位線上的電壓進行監控。

通過提供兩條支路來分別在沒有電流流經存儲單元時以及在有電流流經存儲單元時對存儲器位線上的電壓進行監控，該監控電路即能夠解決位線與測試端口之間的不匹配問題又不會產生測試成本。

在上述用于監控位線電壓的監控電路中，第一監測支路中包括存儲單元，并且第二監測支路對第一監測支路中存儲器位線上的電壓進行鏡像。

在上述用于監控位線電壓的監控電路中，，所述第一監測支路包括：源極相互連接的第一PMOS晶體管和第二PMOS晶體管，并且第一PMOS晶體管的源極和第二PMOS晶體管的源極連接至電源電壓；第一運放電路，其中第一運放電路的反向輸入端連接參考電壓信號，第一運放電路的正向輸入端連接至第一NMOS晶體管的源極；串聯的第一NMOS晶體管、存儲單元；第一切換電路；以及通過第一切換電路連接至第一運放電路的正向輸入端的第一端口。

在上述用于監控位線電壓的監控電路中，所述第二監測支路包括：源極連接至電源電壓的第三PMOS晶體管，其中第三PMOS晶體管的柵極與漏極互連；第五NMOS晶體管，其漏極連接至第三PMOS晶體管的漏極；輸出端連接至第五NMOS晶體管的柵極的第二運放電路，并且第二運放電路的反向輸入端連接至參考電壓信號，第二運放電路的正向輸入端連接至第五NMOS晶體管的源極；柵極相互連接的第九NMOS晶體管以及第十NMOS晶體管，其中第九NMOS晶體管以及第十NMOS晶體管的源極均接地，以及第十NMOS晶體管與第五NMOS晶體管串聯，第九NMOS晶體管的漏極與第九NMOS晶體管的柵極互連并且連接至第二PMOS晶體管的漏極。