[發明專利]輸入接口電路

無效

• 申請號: 201010237093.1
• 申請日: 2010-07-21
• 公開（公告）號: CN101996674A
• 公開（公告）日: 2011-03-30
• 發明（設計）人: 渡邊一央
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 孫志湧;穆德駿

通過引用并入

本申請基于并且要求2009年8月19日提交的日本專利申請No.2009-190102的優先權，通過引用將其全部內容整體合并于此。

技術領域

本發明涉及一種半導體存儲器設備的接口技術，并且具體地涉及一種輸入接口電路。

背景技術

裝置之間的數據通信的操作速度正隨著高速接口技術的快速進步而增加。近年來，每個裝置的輸入和輸出接口電路之間的數據通信的操作速度超過1GHz。

尤其在同步存儲器和CPU之間的接口中，同步存儲器被構造為接收從CPU輸出的時鐘信號和與時鐘信號同步的數據信號，并且使用時鐘信號的上升和下降邊緣鎖存數據信號。

圖11示出關于本發明的普通輸入電路。圖11中所示的輸入接口電路300包括輸入第一級電路61和63、時鐘樹電路(CTS)64、時鐘樹復制電路(CTS復制)62、以及鎖存電路65和66。圖11示出使用鎖存電路2和3鎖存從DQi提供的數據的構造。注意，圖12示出緩沖器作為輸入第一級電路61和63。

圖13示出輸入接口電路300中的內部信號、外部提供的時鐘信號、以及數據(DQi信號)的波形。

DDR接口接收具有相對于輸入時鐘(CLK)移位了90度的相位的數據(DQi信號)。此外，由于DDR接口的系統將使用一個CLK引腳(pin)的時鐘鎖存多個地址和數據輸入，因此CLK必須被分配給每個地址和數據。

通過分配CLK，由t6指示的時鐘延遲(在經過圖11中所示的CTS64時添加的延遲)被添加到CLK線。因此，為了使用鎖存電路65和66正常地鎖存數據，必須還將與被添加到CLK線的延遲等量的延遲(由t7指示的延遲)添加到數據(其是通過經過圖11中所示的CTS復制62添加的延遲)。這是因為鎖存電路65和66需要為CLK的上升和下降邊緣確保足夠的由t8指示的建立特性，以及由t9指示的保持特性。

日本未經審查的專利申請公開No.2008-71018公開了一種存儲器接口電路，該存儲器接口電路用于鎖存同步存儲器的數據信號。圖14是示出在日本未經審查的專利申請公開No.2008-71018中公開的存儲器接口電路。

在圖14中，211是DDR?SDRAM，212是DQS信號，213a和213b是數據信號，215是輸入緩沖器，216是延遲電路，217是數據鎖存，221是存儲器接口電路，222是讀取時鐘生成電路，223是主狀態機，257是數據選通信號，253是讀取時鐘，250是振蕩電路，260是相位比較器，并且262是控制電路。

DDR?SDRAM?211與時鐘同步并且輸出DQS信號212和數據信號213。存儲器接口電路221能夠被連接至DDR-SDRAM?211。延遲電路216延遲從振蕩電路250輸出的時鐘，并且輸出時鐘作為讀取時鐘253。相位比較器260測量接收到的數據選通信號257和讀取時鐘253之間的相位差。延遲電路216根據所測量的相位差調整讀取時鐘253的延遲時間。數據鎖存217與讀取時鐘253同步以獲得數據信號213。然后在日本未經審查的專利申請公開No.2008-71018中公開的存儲器接口電路221能夠甚至在傳輸條件惡化和不匹配的情況下執行穩定的并且高度可靠的數據信號鎖存操作。

發明內容

然而，在圖11中所示的普通DDR輸入接口中，在使用圖12中所示的緩沖器放大數據信號DQi的電平之后，在CTS復制62中添加與當通過CTS?64時添加的延遲量相對應的延遲量，以通過鎖存電路65和66鎖存數據。因此，本發明人已經發現下述問題，即經過緩沖器和時鐘延遲使鎖存電路65和66所需要的有效的建立和保持特性惡化。即，在理想電路中，理想的是，在圖13中“t10＝t8”并且“t11＝t9”。然而在實際電路中，由于晶體管的電源波動和變化，它們通常是“t10＞t8”并且“t11＞t9”。

此外，延遲量的添加導致增加了惡化t8和t9的原因。這可能帶來建立和保持特性的顯著惡化。

而且在日本未經審查的專利申請公開No.2008-71018中公布的存儲器接口電路221中，通過經過輸入緩沖器215的數據信號線213a，有效建立和保持特性被惡化。順便說明，當使用內部振蕩電路250時，獨立于時鐘輸入信號212和內部振蕩電路250生成抖動和占空比失真。這也導致建立和保持特性的惡化。