[發(fā)明專利]集成電路系統(tǒng)、數(shù)據(jù)寫(xiě)入方法以及數(shù)據(jù)讀出方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201010215713.1
• 申請(qǐng)日: 2010-06-24
• 公開(kāi)（公告）號(hào): CN101937408A
• 公開(kāi)（公告）日: 2011-01-05
• 發(fā)明（設(shè)計(jì)）人: 富田憲一郎;篠宮徹
• 申請(qǐng)（專利權(quán)）人: 精工愛(ài)普生株式會(huì)社
• 主分類號(hào): G06F13/14
• 分類號(hào): G06F13/14
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 李偉;王軼

技術(shù)領(lǐng)域

本發(fā)明涉及具備分別以不同的總線寬度接接收發(fā)送送數(shù)據(jù)的多個(gè)集成電路和對(duì)不同的總線寬度進(jìn)行中繼的總線變換電路的集成電路系統(tǒng)、數(shù)據(jù)寫(xiě)入方法以及數(shù)據(jù)讀出方法。

背景技術(shù)

在通過(guò)總線對(duì)集成電路之間進(jìn)行連接時(shí)，根據(jù)需要在總線上設(shè)置總線變換電路或控制裝置等。例如，提出了能夠?qū)⒅Z伊曼處理器和哈佛處理器連接到同一總線上訪問(wèn)公共存儲(chǔ)器的存儲(chǔ)器控制裝置(參照專利文獻(xiàn)1)。

作為集成電路的一種，有綜合了運(yùn)算電路、DRAM(DynamicRandom?Access?Memory)控制器、描繪電路和周邊接口控制電路等的系統(tǒng)綜合型處理器(SOC：System-On-a-Chip)。隨著半導(dǎo)體制造工藝微細(xì)化而將SOC通過(guò)在一個(gè)IC(Integrated?Circuit)封裝中綜合多個(gè)功能而構(gòu)成。另一方面，由于IC的端子數(shù)量受到大小、成本、端子配置等各種量產(chǎn)性的限制，難以靈活地增加。因此，SOC主要著眼于將系統(tǒng)必需的多個(gè)功能綜合到IC中，由于用于與外部集成電路接收發(fā)送數(shù)據(jù)的總線需要端子數(shù)量，因此處于采用最小限度的結(jié)構(gòu)的趨勢(shì)。

基于上述理由，作為通用產(chǎn)品出售的SOC大多采用16位數(shù)據(jù)總線，在SOC的外部連接控制器時(shí)，使用16位數(shù)據(jù)總線的控制器。在這種情況下，即使實(shí)際上總線寬度更大的控制器(例如32位數(shù)據(jù)總線的控制器)作為通用產(chǎn)品出售，如上所述也難以靈活地增加SOC的端子數(shù)量。因此，無(wú)法通過(guò)連接總線寬度大的控制器來(lái)實(shí)現(xiàn)數(shù)據(jù)傳輸能力的提高。因此，以往通過(guò)縮短數(shù)據(jù)總線的一次訪問(wèn)所需的時(shí)間來(lái)提高數(shù)據(jù)傳輸能力。

專利文獻(xiàn)1：日本特開(kāi)平10-254767號(hào)公報(bào)

但是，讀取處理(從控制器向SOC讀出任意數(shù)據(jù)的處理)或?qū)懭胩幚?SOC向控制器寫(xiě)入任意數(shù)據(jù)的處理)中，在控制器中需要一定的時(shí)間。因此，為了確保控制器中的處理時(shí)間，存在無(wú)法縮短總線的訪問(wèn)所需時(shí)間的情況。

發(fā)明內(nèi)容

鑒于上述情況，本發(fā)明的目的在于提供一種能夠在集成電路中確保處理所需的時(shí)間的同時(shí)提高集成電路彼此之間的總線中的數(shù)據(jù)傳輸能力的集成電路系統(tǒng)、數(shù)據(jù)寫(xiě)入方法以及數(shù)據(jù)讀出方法。

本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)具備：第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長(zhǎng)的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述集成電路系統(tǒng)的特征在于，上述第一集成電路輸出寫(xiě)入數(shù)據(jù)、第一寫(xiě)入信號(hào)和寫(xiě)入目的地地址，上述中繼電路從上述第一集成電路接收并保持與n-1次的輸出相當(dāng)?shù)纳鲜鰧?xiě)入數(shù)據(jù)，并且切斷上述n-1次的上述第一寫(xiě)入信號(hào)，根據(jù)第n次從上述第一集成電路輸出的上述第一寫(xiě)入信號(hào)來(lái)生成針對(duì)上述第二集成電路的第二寫(xiě)入信號(hào)，并且將所保持的上述n-1次的上述寫(xiě)入數(shù)據(jù)和第n次從上述第一集成電路輸出的上述寫(xiě)入數(shù)據(jù)輸出到上述第二集成電路，其中，n是2以上的整數(shù)，上述第二集成電路根據(jù)由上述中繼電路生成的上述第二寫(xiě)入信號(hào)，將從上述中繼電路輸出的上述寫(xiě)入數(shù)據(jù)寫(xiě)入到由上述第一集成電路最初輸出的寫(xiě)入目的地地址中。

本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，具備：第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長(zhǎng)的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述第一集成電路輸出第一讀出信號(hào)和用于讀出下述數(shù)據(jù)的讀出源地址，上述數(shù)據(jù)是在應(yīng)該連續(xù)接收的讀出數(shù)據(jù)上加上與第二數(shù)據(jù)總線的一次訪問(wèn)相當(dāng)且與上述第一數(shù)據(jù)總線的m次訪問(wèn)相當(dāng)?shù)臄?shù)據(jù)而得到的數(shù)據(jù)，上述第一集成電路從上述中繼電路接收在應(yīng)該接收的讀出數(shù)據(jù)上加上與上述第二數(shù)據(jù)總線的一次訪問(wèn)相當(dāng)?shù)亩嘤鄶?shù)據(jù)而得到的全部數(shù)據(jù)時(shí)，取得除上述多余數(shù)據(jù)之外的上述應(yīng)該接收的讀出數(shù)據(jù)，其中，m是1以上的整數(shù)，上述中繼電路每當(dāng)從上述第一集成電路接收規(guī)定的m次的上述第一讀出信號(hào)時(shí)，僅在接收到最初的上述第一讀出信號(hào)時(shí)向上述第二集成電路輸出第二讀出信號(hào)，從上述第二集成電路接收并保持與上述第二數(shù)據(jù)總線的一次訪問(wèn)相當(dāng)且與上述第一數(shù)據(jù)總線的m次訪問(wèn)相當(dāng)?shù)臄?shù)據(jù)，然后向上述第一集成電路輸出數(shù)據(jù)，上述第二集成電路根據(jù)從上述中繼電路輸出的上述第二讀出信號(hào)，將數(shù)據(jù)從由上述第一集成電路最初指定的讀出源地址向上述中繼電路輸出。