[發(fā)明專利]一種雙端SRAM單元

有效

• 申請(qǐng)?zhí)枺?/td>: 201010187381.0
• 申請(qǐng)日: 2010-05-28
• 公開（公告）號(hào): CN101840728A
• 公開（公告）日: 2010-09-22
• 發(fā)明（設(shè)計(jì)）人: 胡劍
• 申請(qǐng)（專利權(quán)）人: 上海宏力半導(dǎo)體制造有限公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 鄭瑋

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種可有效降低芯片面積的雙端SRAM單元。

背景技術(shù)

由于數(shù)字集成電路的功能越來(lái)越復(fù)雜，規(guī)模越來(lái)越大，片上集成的存儲(chǔ)器已成為數(shù)字系統(tǒng)中非常重要的組成部分。嵌入式靜態(tài)隨機(jī)存取存儲(chǔ)器(StaticRandom?Access?Memory，SRAM)以其低功耗、高速的優(yōu)點(diǎn)而成為片上存儲(chǔ)器中不可或缺的重要組成部分。SRAM只要為其供電即可保存數(shù)據(jù)，無(wú)需不斷對(duì)其進(jìn)行刷新。

SRAM整體結(jié)構(gòu)可以劃分為存儲(chǔ)體陣列與外圍電路兩部分。其中，存儲(chǔ)體陣列由預(yù)充電電路和存儲(chǔ)單元陣列組成；外圍電路由行列地址譯碼器、讀寫控制單元、輸入數(shù)據(jù)處理單元以及靈敏放大器組成，它們分別實(shí)現(xiàn)對(duì)存儲(chǔ)單元尋址、數(shù)據(jù)寫入、讀出等操作。在SRAM中，存儲(chǔ)單元是其最基本、最重要的組成部分，SRAM單元一般為快速?gòu)钠渥x出和向其寫入的位提供存儲(chǔ)器存儲(chǔ)，SRAM單元的面積占據(jù)了整個(gè)集成電路芯片面積的大部分。SRAM單元的性能，包括讀取速度、功耗和面積對(duì)整個(gè)數(shù)字電路的性能有著決定性的影響。

單元面積和單元穩(wěn)定性是SRAM設(shè)計(jì)的兩個(gè)重要方面。單元面積在很大程度上決定了存儲(chǔ)器芯片的尺寸；單元穩(wěn)定性決定了存儲(chǔ)器的數(shù)據(jù)可靠性，這里所述的穩(wěn)定性包括讀取穩(wěn)定性和寫入穩(wěn)定性。

SRAM的主流單元為六晶體管單元(6T)，其構(gòu)成可以是全CMOS平面結(jié)構(gòu)，也可以是疊層式三維結(jié)構(gòu)。請(qǐng)參考圖1，圖1是現(xiàn)有技術(shù)中6T?SRAM單元的結(jié)構(gòu)示意圖，如圖1所示，所述6T?SRAM單元100包括兩個(gè)相同且交叉耦合的反相器102和104，反相器102和104形成鎖存電路，如一個(gè)反相器的輸出與另一個(gè)反相器的輸入相連。該鎖存電路連接在電源和地之間。每個(gè)反相器102或反相器104都包含NMOS下拉晶體管N1或N2，和PMOS上拉晶體管P1或P2。該反相器的輸出作為兩個(gè)存儲(chǔ)節(jié)點(diǎn)Q1和Q2，當(dāng)下拉一個(gè)存儲(chǔ)節(jié)點(diǎn)至低電壓時(shí)，則另一個(gè)存儲(chǔ)節(jié)點(diǎn)被上拉至高電壓。互補(bǔ)位線對(duì)BL和分別通過(guò)一對(duì)傳輸門晶體管N3和N4耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)Q1和Q2上。通常字線WL與該傳輸門晶體管N3和N4的柵極相連。當(dāng)將字線電壓切換到系統(tǒng)高電壓或Vdd時(shí)，傳輸門晶體管N3和N4被開啟以允許分別通過(guò)位線對(duì)BL和對(duì)存儲(chǔ)節(jié)點(diǎn)Q1和Q2進(jìn)行存取。當(dāng)字線電壓切換到系統(tǒng)低電壓或Vss時(shí)，傳輸門晶體管N3和N4被關(guān)閉，存儲(chǔ)節(jié)點(diǎn)Q1和Q2與位線基本隔離，但是仍然會(huì)有一些泄露發(fā)生。不過(guò)只要維持Vdd在門限值之上，存儲(chǔ)節(jié)點(diǎn)Q1和Q2的狀態(tài)就能夠一直維持。

然而，現(xiàn)有的6T?SRAM單元為單端元件，即6T?SRAM單元進(jìn)行讀取和寫入操作時(shí)都通過(guò)傳輸門晶體管N3和N4進(jìn)行，從而導(dǎo)致在同一時(shí)序中，現(xiàn)有的6T?SRAM單元只能進(jìn)行讀取或?qū)懭氩僮鳎荒芡瑫r(shí)進(jìn)行該兩項(xiàng)操作，使得6TSRAM單元的讀取速度較慢。

為了提高SRAM單元的讀取速度，雙端SRAM單元應(yīng)運(yùn)而生，請(qǐng)參考圖2，圖2為現(xiàn)有的雙端8T?SRAM單元的結(jié)構(gòu)示意圖，如圖2所示，現(xiàn)有的雙端8TSRAM單元200在6T?SRAM單元100的基礎(chǔ)上增加了一對(duì)傳輸門晶體管N5和N6。從而，第一對(duì)傳輸門晶體管N3和N4作為讀取用傳輸門，第二對(duì)傳輸門晶體管N5和N6作為寫入用傳輸門。互補(bǔ)位線對(duì)BL₁和通過(guò)第一對(duì)傳輸門晶體管N3和N4耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)Q1和Q2上，互補(bǔ)位線對(duì)BL₂和通過(guò)第二對(duì)傳輸門晶體管N5和N6耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)Q1和Q2上。第一字線WL1與第一對(duì)傳輸門晶體管N3和N4的柵極相連，第二字線WL2與第二對(duì)傳輸門晶體管N5和N6的柵極相連。通過(guò)這一改進(jìn)之后，在同一時(shí)序內(nèi)，雙端8T?SRAM單元可通過(guò)第一對(duì)傳輸門晶體管N3和N4進(jìn)行讀取操作，并同時(shí)通過(guò)第二對(duì)傳輸門晶體管N5和N6進(jìn)行寫入操作，從而大大提高了SRAM單元的讀取速度。

然而，為了保證讀取操作的可靠性，即保證存儲(chǔ)節(jié)點(diǎn)Q1和Q2狀態(tài)的穩(wěn)定性，現(xiàn)有的雙端8T?SRAM單元中的NMOS下拉晶體管N1和N2的寬度要很大，保證NMOS下拉晶體管N1和N2的漏電流足夠大，從而更易保持存儲(chǔ)狀態(tài)，使得存儲(chǔ)器性能的穩(wěn)定性得到提高。但是這樣將導(dǎo)致雙端8T?SRAM單元的面積增大，不利于集成電路集成度的提高。

因此，在保證SRAM單元的讀取速度與穩(wěn)定性的前提下，如何減小SRAM單元的面積已成為業(yè)界亟待解決的技術(shù)問(wèn)題。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種雙端SRAM單元，以解決現(xiàn)有的雙端8T?SRAM單元的面積太大，不利于提高集成電路集成度的問(wèn)題。