[發明專利]混合半導體基片的制造方法

有效

• 申請號: 201010178285.X
• 申請日: 2010-05-12
• 公開（公告）號: CN101894741A
• 公開（公告）日: 2010-11-24
• 發明（設計）人: 康斯坦丁·布德爾;比什-因·阮;瑪麗亞姆·薩達卡
• 申請（專利權）人: 硅絕緣體技術有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/762;H01L27/12
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 丁香蘭;龐東成

技術領域

本發明涉及混合半導體基片的制造方法，更具體而言，涉及混合半導體基片的同時制造。

背景技術

其中在半導體基礎基片的上表面上形成有絕緣體上半導體(SeOI)區域(其中SeOI區域包括隱埋絕緣氧化物層(BOX)和半導體薄層)和塊狀半導體區域的半導體器件被稱為混合半導體器件。這種器件可用于存儲單元。

圖1是例如Yamaoka等在IEEE?Journal?of?Solid-State?Circuits(41卷，11期，第2366頁～2372頁，2006年11月)中公開的已知混合半導體器件101的截面圖。

如圖所示，混合半導體器件101包含形成在塊狀基片103上的SeOI區域113和形成在同一塊狀基片103上的塊狀半導體區域111，所述SeOI區域113包含BOX層105和SeOI層107。SeOI區域113與塊狀半導體區域111通常由淺溝槽隔離部(STI)123相互分隔。

與更常規的半導體器件相比，包含SeOI區域的器件具有數個優點。例如，SeOI器件可具有較低的寄生電容、比執行相似任務的非SeOI器件更低的功率消耗需求，并因此可為所得的電路提供更快的切換時間。由于SeOI區域可以設置有超薄BOX層，因此可通過改變下面的阱的電壓來控制閾電壓(Vt)，從而使得能夠以較低的偏壓進行背柵控制(back?gatecontrol)。該背柵偏壓通過穿過BOX層形成的阱接觸而施加，其中SeOI區域中的阱與塊狀半導體區域由STI彼此分隔。

然而，如常規器件等混合半導體器件具有以下缺點。

與塊狀半導體區域不同，SeOI區域體通常不與比基準電勢(specificreference?potential)連接，這可以使少數電荷載流子在該區域積聚，因此SeOI區域中可存在浮體電勢。這一現象導致該器件閾電壓(Vt)的變化。尤其是，對于靜態隨機存儲(SRAM)單元，閾電壓波動可導致器件的極不穩定性，從存儲單元的數據完整性角度來看，這是不可容忍的。

此外，已知可在給定區域中植入三種不同濃度的摻雜劑(n-型或p-型)從而在塊狀基片中形成MOSFET的通道。三種不同濃度的摻雜劑導致三種摻雜能級：稱為Vt-摻雜的較淺能級、稱為基面摻雜(GP)的較深能級和稱為阱摻雜的最深能級。另一方面，可以利用SeOI區域中的摻雜來形成SeOI晶體管的背面電極。背面電極的形成以不同的注入條件、因此也以不同的掩模(mask)實現。

因此，包含SeOI區域和塊狀半導體區域的混合半導體基片的制造對于各區域而言需要不同的注入條件。由于需要能夠在兩個區域中進行注入步驟的多種不同的掩模并因此需要更多數量的工序步驟，因此所述制造的工序成本和時間會增加。

發明內容

因而本發明的目的是提供混合半導體基片的改進的制造方法。

該目的通過包含以下步驟的混合半導體基片的制造方法實現：(a)提供包含絕緣體上半導體(SeOI)區域和塊狀半導體區域的混合半導體基片，所述絕緣體上半導體(SeOI)區域包含基礎基片之上的絕緣層和該絕緣層之上的SeOI層，其中所述SeOI區域和所述塊狀半導體區域共享同一基礎基片；(b)提供所述SeOI區域上的掩模層和(c)通過同時摻雜所述SeOI區域和所述塊狀半導體區域來形成第一雜質能級(impurity?level)，從而使所述SeOI區域中的第一雜質能級包含在所述掩模層中。

通過本發明的上述制造方法，可以使用相同的注入條件來摻雜混合半導體基片的兩個區域，這簡化了混合半導體基片的制造方法。由于注入分布(implant?profile)包含在掩模層中，因此在掩模去除后可以防止摻雜劑對半導體材料這一區域的擾動。

優選的是，混合半導體基片的制造方法還可以包含步驟(d)，即，通過同時摻雜所述SeOI區域和所述塊狀半導體區域來形成第二雜質能級，從而使所述SeOI區域中的第二雜質能級在絕緣層之下并在基礎基片中。這種注入分布有助于抑制SeOI區域中晶體管的閾電壓(Vt)波動，并且在將所獲混合基片用于SRAM應用時，可實現改善的SRAM穩定性。

有利的是，混合半導體基片的制造方法還可包含步驟(e)，即，通過同時摻雜所述SeOI區域和所述塊狀半導體區域來形成第三雜質能級，從而使所述SeOI區域中的第三雜質能級在基礎基片中的第二雜質能級之下并進一步遠離絕緣層。這種注入分布有助于抑制SeOI區域中的閾電壓(Vt)波動，從而改善SRAM穩定性。另外，可以在混合半導體基片中實現SeOI區域中背面電極和塊狀半導體區域中晶體管通道的同時生成。