[發明專利]半導體器件及其制造方法

有效

• 申請號: 201010167317.6
• 申請日: 2010-04-20
• 公開（公告）號: CN101866857A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 舛岡富士雄;中村廣記;新井紳太郎;工藤智彥;星拿伐布;布德哈拉久·卡維沙·戴維;沈南勝;沙樣珊·陸格瑪尼·戴維
• 申請（專利權）人: 日本優尼山帝斯電子株式會社
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10;H01L29/423
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 鄭小軍;馮志云

技術領域

本發明涉及半導體器件及其制造方法。

背景技術

半導體集成電路，尤其是使用MOS晶體管的集成電路的集成(integration)程度越來越高。伴隨高度集成化，高度集成電路的MOS晶體管的小型化已進入納米級。由于需要確保必要的電流量，故MOS晶體管的小型化存在有難以抑制漏電流以及在縮小電路占用面積上受到限制等問題。為解決這些問題，提出了一種環繞式柵極晶體管(surrounding?gate?transistor；SGT)結構，其中，源極、柵極和漏極相對于襯底垂直設置，并且該柵極圍繞一個柱狀半導體層(例如參見下述專利文獻1至3)。

[專利文獻1]JP02-071556A

[專利文獻2]JP02-188966A

[專利文獻3]JP02-145761A

在該環繞式柵極晶體管中，所形成的溝道區域圍繞該柱狀半導體的側表面，從而在較小的占用面積內實現較大的柵極寬度。這意味著需要允許大導通電流(ON?current)流過該較小的占用面積。這種情況下，如果源極和漏極具有高電阻，該大導通電流將導致難以向源極和漏極施加期望的電壓。因此，需要提供一種環繞式柵極晶體管的制造方法(包括設計技術)來降低源極和漏極的電阻。大導通電流也使得降低接觸電阻成為必要。

傳統MOS晶體管中，形成柵極電極的方法包括：沉積柵極材料，通過光刻將柵極圖案轉移至襯底上的抗蝕層(resist)以形成掩膜，并利用該掩膜蝕刻該柵極材料。即，傳統MOS晶體管中，柵極長度的設計基于柵極圖案。相反地，在環繞式柵極晶體管中，由于柱狀半導體的側表面充當溝道區域，因此電流相對于襯底垂直流動。即，在環繞式柵極晶體管中，柵極長度的設計基于制造方法而不是基于柵極圖案，因此，柵極長度及其變化由該制造方法決定。

在環繞式柵極晶體管中，需要縮小柱狀半導體的直徑以抑制伴隨晶體管小型化而產生的漏電流增加。此外，有必要提供一種能夠最佳化源極和漏極以抑制短溝道效應、進而抑制漏電流的制造方法。

此外，在環繞式柵極晶體管中，有必要降低寄生電容以將功率消耗降到最小。因此，需要提供一種能夠降低寄生電容的制造方法。

與傳統MOS晶體管一樣，環繞式柵極晶體管也需要降低制造成本。為此目的，需要減小工藝步驟的數目。

發明內容

本發明的目的在于提供一種環繞式柵極晶體管制造方法，通過該方法所獲得的結構可降低源極和漏極的電阻，降低寄生電容，獲得期望的柵極長度和期望的源極和漏極的結構，并使柱狀半導體具有期望的直徑。

為實現此目的，依據本發明的第一方式提供一種半導體器件的制造方法，包括：在襯底上形成第一柱狀半導體層，并在位于該第一柱狀半導體層下面的襯底上部形成第一平面半導體層；在該第一柱狀半導體層的下部以及該第一平面半導體層的全部或上部形成第二導電類型的第一半導體層；圍繞該第一柱狀半導體層的下側壁以及在該第一平面半導體層上方形成第一絕緣膜；圍繞該第一柱狀半導體層形成柵極絕緣膜和柵極電極；形成側壁狀第二絕緣膜，其圍繞該第一柱狀半導體層的上側壁并接觸該柵極電極的上表面，以及圍繞該柵極電極和第一絕緣膜的側壁；在該第一柱狀半導體層的上部形成第二導電類型的第二半導體層，并在第二導電類型的第一半導體層和第二導電類型的第二半導體層之間形成第一導電類型的半導體層；以及在第二導電類型的第一半導體層的上表面以及第二導電類型的第二半導體層的上表面分別形成金屬半導體化合物，其中，該第一絕緣膜的厚度大于圍繞該第一柱狀半導體層形成的柵極絕緣膜的厚度。

優選地，在本發明的上述方法中，該第一柱狀半導體層的中心軸與該第一柱狀半導體層的邊緣之間的長度大于該第一柱狀半導體層的中心軸與該第一柱狀半導體層的側壁之間的長度、柵極絕緣膜厚度、柵極電極厚度以及圍繞該柵極電極和第一絕緣膜的側壁形成的側壁狀第二絕緣膜的厚度的總和。

優選地，在本發明的上述方法中，該柵極電極的厚度大于圍繞第一柱狀半導體層的上側壁并接觸柵極電極的上表面形成的側壁狀第二絕緣膜的厚度。

優選地，本發明的方法中的第一平面半導體層為第一平面硅層，第一柱狀半導體層為第一柱狀硅層，第一導電類型的半導體層為第一導電類型的硅層，第二導電類型的第一半導體層為第二導電類型的第一硅層，第二導電類型的第二半導體層為第二導電類型的第二硅層。

在上述方法中，第一導電類型的半導體層可為p型硅層或非摻雜硅層。此外，第二導電類型的第一半導體層可為n型硅層，以及第二導電類型的第二半導體層可為n型硅層。