[發明專利]防止壅塞配置裝置及方法

有效

• 申請號: 201010147457.7
• 申請日: 2010-03-17
• 公開（公告）號: CN102194023A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 羅振興;盧建邦
• 申請（專利權）人: 晨星軟件研發(深圳)有限公司;晨星半導體股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 任永武

技術領域

本發明是與電路布局有關，特別地，關于一種防止壅塞配置裝置及方法，用以將電路布局中的壅塞區域內的電子元件向外擴展分布至其附近電子元件密度較低的區域，藉以降低原本難以繞線的壅塞區域的電子元件密度，使其變為可繞線的區域。

背景技術

隨著電子科技不斷地發展，各式各樣的電子產品的體積愈來愈輕薄短小，但其具備的功能亦愈來愈多。因此，在面積相當小的芯片中必須設置有數目非常龐大的各種電子元件，才足以應付電子產品的實際需求。

然而，于某些電路布局中，由于某一區域內的電子元件太多，亦即該區域的電子元件密度過大，使得該區域的某些電子元件間的繞線(routing)難以進行，因而無法通過設計規則檢查(design?rule?checking)，導致該電路布局無法正常運作。

請參照圖1A及圖1B，圖1A及圖1B是繪示先前技術中當電路布局的電子元件密度為75％時的示意圖。如圖1A及圖1B所示，很明顯地，由于電路布局1中的各電子元件10并未完全緊密地排列在一起，亦即各電子元件10之間仍存在著許多可供繞線的空間，故電路布局1并未出現有任何難以繞線的壅塞區域。

然而，當電路布局1的電子元件密度變得更高時，情況顯然出現變化。請參照圖1C及圖1D，圖1C及圖1D是繪示先前技術中當電路布局的電子元件密度升高至90％時的示意圖。如圖1C及圖1D所示，由于原本圖1A的電路布局1中的許多繞線空間均已被電子元件10′填入，因而導致圖1C的電路布局1出現許多難以繞線的壅塞區域，如同圖1D所示的壅塞狀態指針V1～V3(箭號處)即代表電路布局1中的垂直方向的壅塞區域。

由于電路布局所包含的電子元件的種類及數目隨著科技的進展及實際使用的需求而不斷增加，電路布局內所產生的壅塞現象勢必更為嚴重。然而，傳統上針對上述問題的解決方式很可能造成電路布局中的電子元件彼此間的相對位置關系產生改變，使得電路布局因而無法通過時間限制(time?constraint)，或是需要犧牲電路布局中的部分空間，導致電路布局中額外的面積損失(area?penalty)。

發明內容

本發明的目的是提供一種防止壅塞配置裝置及防止壅塞配置方法，可避免電路布局中額外的面積損失。

根據本發明一方面是提供一種防止壅塞配置裝置，該防止壅塞配置裝置應用于一電路布局。該防止壅塞配置裝置包含一分析模塊、一定義模塊及一擴展模塊。該分析模塊用以對該電路布局進行一繞線壅塞狀態分析以產生一分析結果。該定義模塊用以根據該分析結果于該電路布局定義出一壅塞區域及鄰近于該壅塞區域的一分享區域，其中該壅塞區域的電子元件密度高于該分享區域的電子元件密度。該擴展模塊用以將該壅塞區域內的多個電子元件重新配置于該壅塞區域及該分享區域。

根據本發明另一方面是提供一種防止壅塞配置方法，該防止壅塞配置方法是應用于一電路布局中。首先，該方法對該電路布局進行一繞線壅塞狀態分析以產生一分析結果；接著，該方法根據該分析結果于該電路布局定義出一壅塞區域以及鄰近于該壅塞區域的一分享區域，其中該壅塞區域的電子元件密度高于該分享區域的電子元件密度。之后，該方法將該壅塞區域內的多個電子元件重新配置于該壅塞區域及該分享區域。

本發明相較于先前技術的有益技術效果是，本發明的防止壅塞配置裝置及方法是將原本僅配置于壅塞區域內的這些電子元件加以向外擴展分布至壅塞區域與其附近具有較低電子元件密度的分享區域，藉以降低壅塞區域原本較高的電子元件密度，使得該壅塞區域能夠由原本難以繞線的區域變成可繞線的區域，并且壅塞區域與分享區域的電子元件密度變得較為平均。更重要的是，在經過本發明的防止壅塞配置裝置及方法處理后，該電路布局的所有電子元件彼此間的相對位置關系仍維持不變，使得該電路布局仍能通過時間限制，并且對于該電路布局而言，將不會為了消除壅塞區域而產生任何額外的面積損失。

附圖說明

關于本發明的優點與精神可以通過以下結合附圖對本發明的較佳實施例的詳述得到進一步的了解，其中：

圖1A及圖1B是繪示先前技術中電路布局的電子元件密度為75％時的示意圖。

圖1C及圖1D是繪示先前技術中電路布局的電子元件密度為90％時的示意圖。

圖2是繪示根據本發明的第一具體實施例的防止壅塞配置裝置的功能方塊圖。

圖3A是繪示定義模塊根據分析結果于電路布局定義壅塞區域及分享區域的示意圖。

圖3B及圖4A～圖4C是繪示電路布局中的電子元件由原本的位置O移至T的示意圖。

圖5A～圖5C是繪示電子元件經由擴展模塊移動后的位置剛好位于高電子元件密度區域時的處理方式。