[發明專利]一種脈沖寄存器的實現結構

有效

• 申請號: 201010137957.2
• 申請日: 2010-03-30
• 公開（公告）號: CN101866696A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 車德亮
• 申請（專利權）人: 北京時代民芯科技有限公司;中國航天科技集團公司第九研究院第七七二研究所
• 主分類號: G11C19/28
• 分類號: G11C19/28
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 臧春喜

技術領域

本發明涉及一種脈沖寄存器的實現結構，屬于嵌入式處理器中寄存器的設計和制造領域。

背景技術

由單源輸入形成的雙相或多相時鐘系統中，由于各個相位時鐘布線的物理差別，導致各個相位的時鐘負載電容不同出現時鐘偏差，導致出現時鐘重疊的現象。以雙相時鐘為例，CLK與～CLK都為0時稱為時鐘(0-0)重疊，都為1時稱為時鐘(1-1)重疊。在時鐘重疊的情況下，傳統結構的主從寄存器會產生誤動作，既而引起應用系統的邏輯錯誤。例如，傳統結構的CMOS傳輸門主從寄存器，在(0-0)重疊期內使主從兩級傳輸路徑同時導通，使得輸入數據直接傳送到輸出端，從而使輸出可能切換到由系統噪聲決定的一個值，引起邏輯錯誤。因此，為了避免由于時鐘重疊引起的主從寄存器錯誤以及提高寄存器的工作速度，人們對寄存器的結構進行了很多改進，如C²MOS寄存器、TSPC寄存器等，都有效的避免了時鐘重疊引起的寄存器誤動作，但引入了新的問題，對寄存器中晶體管的尺寸比例要求高，不便于實現。其中AMD公司在其AMD-K6處理器中宣稱采用了一種新的寄存器結構即脈沖寄存器，有效的克服了上述缺點，但其工程化的結構未有詳細資料可尋。國內對于脈沖寄存器的設計少有報道，有的只是對其在概念和基礎結構上的簡單介紹，未有可實用的結構報道。

發明內容

本發明的技術解決問題是：克服現有技術的不足，提供一種可工程化應用的脈沖寄存器的實現結構，可靠性高，應用范圍廣泛，可有效降低應用系統的動態與靜態功耗。

本發明的技術解決方案是：一種脈沖寄存器的實現結構，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第一PMOS管的柵端接時鐘信號CLK，第一PMOS管的源端接電源，第一PMOS管的漏端接第二PMOS管的源端，第二PMOS管的柵端接寄存輸入信號D，第二PMOS管的漏端接第一NMOS管的漏端，第一NMOS管的柵端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第一NMOS管的源端接第二NMOS管的漏端，第二NMOS管的柵端接第二PMOS管的柵端，第二NMOS管的源端接第三NMOS管的漏端，第三NMOS管的柵端接使能信號EN，第三NMOS管的源端接地；第三PMOS管的柵端接使能信號EN，第三PMOS管的源端接電源，第三PMOS管的漏端接第四PMOS管的柵端，第四PMOS管的源端接電源，第四PMOS管的漏端接第四NMOS管的漏端，第四NMOS管的柵端接第四PMOS管的柵端和第三PMOS管的漏端，第四NMOS管的源端接地；第五PMOS管源端接電源，第五PMOS管的柵端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第五PMOS管的漏端接第六PMOS管的源端，第六PMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第六PMOS管的漏端接第五NMOS管、第三PMOS管的共漏端，第五NMOS管的柵端接時鐘信號CLK，第五NMOS管的源端接第六NMOS管的漏端，第六NMOS管的柵端接第四PMOS管、第四NMOS管的共漏端，第六NMOS管的源端接第七NMOS管的漏端，第七NMOS管的柵端接使能信號EN，第七NMOS管的源端接地；第七PMOS管的源端接電源，第七PMOS管的柵端接第三PMOS管的漏端，第八PMOS管源端接電源，第八PMOS管的柵端接時鐘CLK，第七PMOS管與第八PMOS管共漏端接第八NMOS管的漏端，第八NMOS管的柵端接第三PMOS管的漏端，第八NMOS管的源端接第九NMOS管的漏端，第九NMOS管的柵端接時鐘信號CLK，第九NMOS管的源端接地；第九PMOS管的源端接電源，第九PMOS管的柵端接第七PMOS管、第八PMOS管與第八NMOS管的共漏端，第九PMOS管的漏端接第十PMOS管的源端，第十PMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第十PMOS管的漏端接第十NMOS管的漏端，第十NMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第十NMOS管的源端接第十一NMOS管的漏端，第十一NMOS管的柵端接時鐘信號CLK，第十一NMOS管的源端接第十二NMOS管的漏端，第十二NMOS管的柵端接使能信號EN，第十二NMOS管的源端接地；第十一PMOS管的柵端接使能信號EN，第十一PMOS管的源端接電源，第十一PMOS管的漏端接第十二PMOS管的柵端，第十二PMOS管的源端接電源，第十二PMOS管的漏端接第十三NMOS管的漏端，第十三NMOS管的柵端接第十二PMOS管的柵端和第十一PMOS管的漏端，第十三NMOS管的源端接地；第十三PMOS管的源端接電源，第十三PMOS管的柵端接時鐘信號CLK，第十三PMOS管的漏端接第十四PMOS管的源端，第十四PMOS管與第十四NMOS管共柵端接第十二PMOS管與第十三NMOS管的共漏端，第十四PMOS管與第十四NMOS管共漏端接第十一PMOS管的漏端，第十四NMOS管的源端接第十五NMOS管的漏端，第十五NMOS管的柵端接第七PMOS管、第八PMOS管與第八NMOS管的共漏端，第十五NMOS管的源端接第十六NMOS管的漏端，第十六NMOS管的柵端接使能信號EN，第十六NMOS管的源端接地；第十二PMOS管與第十三NMOS管的共漏端定義為輸出端Q，第十一PMOS管、第十四PMOS管與第十四NMOS管的共漏端定義為反向輸出端QN，當時鐘信號CLK出現上升沿時觸發寄存輸入信號D，使能信號EN高有效，當使能信號EN為高時，寄存器輸出根據寄存輸入信號D正常動作，當使能信號EN為低時，寄存器輸出恒定為Q＝0，QN＝1。