[發明專利]避免在相位內插電路中時鐘切換造成脈沖的方法及裝置有效

申請號：	201010136467.0	申請日：	2010-03-12
公開（公告）號：	CN101854162A	公開（公告）日：	2010-10-06
發明（設計）人：	劉燁	申請（專利權）人：	瑞昱半導體股份有限公司
主分類號：	H03K5/13	分類號：	H03K5/13
代理公司：	北京市柳沈律師事務所 11105	代理人：	史新宏
地址：	中國臺灣新***	國省代碼：	中國臺灣;71
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摘要：
搜索關鍵詞：	避免相位內插電路時鐘切換造成脈沖方法裝置
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【說明書】：

技術領域

本發明涉及一種避免脈沖的方法及裝置，特別是涉及一種避免在一相位內插電路中時鐘切換造成脈沖的方法及裝置。

背景技術

相位內插電路作為一種相位產生電路，其功能為通過將指定的兩個輸入時鐘相位按任意需要的比例混合，從而產生一個相位位于兩個輸入時鐘之間的新時鐘。由于相位內插電路能夠產生指定相位的時鐘，因此該電路在時鐘乘法單元電路，時鐘產生電路以及時鐘/數據回復等應用場合下都得到廣泛應用。

圖1為一種常見的相位內插電路10架構圖。其中VO1P、VO1N及VO0P、VO0N分別為相鄰相位的一對差動時鐘信號輸入。本領域技術人員可變動電流源101及102的比例即α則可決定了兩個輸入時鐘在輸出時鐘中所占比例。在實際使用中，該相位內插電路10通常與一相位旋轉器電路結合使用，由相位旋轉器電路產生所需的輸出時鐘相位信息，相位內插電路電路10則按照該相位旋轉器電路的輸出產生需要的時鐘相位。

如圖2所示，相位旋轉器根據需要輸出的時鐘相位，選擇相鄰兩個時鐘作為該相位內插電路10的輸入，并決定這兩個時鐘在輸出相位中所占比例，即α的取值。該相位內插電路則按照α的取值對兩個輸入時鐘進行內插得到所需要的輸出相位。

對于相位旋轉器/相位內插電路系統而言，設計的關鍵點之一在于，如何在輸出時鐘相位跳變時，保證輸出相位不會出現脈沖。

如圖3所示，當指定的輸出相位從一組相鄰的兩個時鐘即時鐘1、時鐘2之間跳至另一組相鄰的時鐘即時鐘2、時鐘3之間時，相位內插電路的輸入時鐘需要進行切換。此時相位內插電路的輸入時鐘需要從時鐘1與時鐘2間的加權相位跳至時鐘2與時鐘3間的加權相位，該相位內插電路10的VO1P、VO1N端輸入時鐘需要從時鐘1切換至時鐘3。而在時鐘切換過程中，如果切換時機不當，例如致能1或致能3在上升或下降緣時，若時鐘1或時鐘3為高電位，在VO1P或VO1N端時鐘就會出現脈沖，從而導致該相位內插電路10的輸出相位也產生脈沖。為防止上述情況發生，通常的做法是，在時鐘切換時，保證時鐘1與時鐘3都處于低電平，這樣在輸入時鐘跳變時，相位不會在切換點出現突變，從而避免了脈沖的產生。而要做到這一點，通常需要額外設計一套專門的時序控制電路，并仔細仿真各種可能出現的延遲情況，從而增加了電路復雜度及設計難度。針對上述問題，本發明提出了一種新的脈沖預防機制，可以有效地避免上述復雜的時序控制電路，降低電路設計難度，并節省面積和功耗。

因此，本發明提供一種避免脈沖的方法及裝置，特別是是關于一種避免在一相位內插電路中時鐘切換造成脈沖的方法及裝置，其可改善現有技術中時鐘切換對輸出相位影響的現狀。

發明內容

本發明涉及一種避免在一相位內插電路中時鐘切換造成脈沖的方法，其包括：

a)提供一參考信號；

b)產生多組對該參考信號的相關相位信號；

c)選取該多組對該參考信號的相關相位信號中依序為一第一相位信號、一第二相位信號以及一第三相位信號的三個相鄰信號；

d)輸入該第一相位信號及該第二相位信號至該相位內插電路的二輸入端以按一第一比例產生一第一相位內插信號；

e)判斷該第一相位信號或該第三相位信號是否為高電壓；若是，同時輸入該第二相位信號至該相位內插電路的該二輸入端以產生一瞬時相位內插信號；若否，則直接執行下一步；以及

f)輸入該第二相位信號及該第三相位信號至該相位內插電路的該二輸入端以按一第二比例產生一第二相位內插信號。

較佳的，該第一比例及該第二比例由該相位內插電路中的二偏壓電流的比例決定。

較佳的，該多組對該參考信號的相關相位信號為對該參考信號的均勻相位信號。

本發明進一步關于一種避免在一相位內插電路中時鐘切換造成脈沖的方法，其包括：