[發(fā)明專利]半導(dǎo)體器件

有效

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• 申請日: 2010-03-03
• 公開（公告）號: CN102194817A
• 公開（公告）日: 2011-09-21
• 發(fā)明（設(shè)計）人: 程仁豪
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;顧珊

技術(shù)領(lǐng)域

本發(fā)明涉及無源半導(dǎo)體器件，具體地說，涉及一種基于互補型金屬氧化物半導(dǎo)體(CMOS)工藝的射頻集成電路中的平面電感器。

背景技術(shù)

快速增長的無線通信市場的巨大需求也造成了對射頻集成電路的需求。近年來，隨著特征尺寸的不斷減小，深亞微米CMOS工藝其MOSFET的特征頻率已經(jīng)達到50GHz以上，使得利用CMOS工藝實現(xiàn)GHz頻段的高頻模擬電路成為可能。最近幾年，世界各國的研究人員在CMOS射頻集成電路的設(shè)計和制作方面進行了大量的研究，使CMOS射頻集成電路的性能不斷得到提高。

平面電感(或稱片上電感)在如電壓控制振蕩器(VCO)，低噪聲放大器(LNA)，混頻器等的射頻集成電路中是一種關(guān)鍵元件。平面電感品質(zhì)因數(shù)低，占據(jù)較大的芯片面積是需要解決的兩個主要問題。在90納米、65納米及以后的工藝要求的先進技術(shù)中，有一個已經(jīng)證明的重要現(xiàn)象是，擴散(有源區(qū))和多晶n硅圖案密度將嚴重影響RTA(快速熱退火)工藝控制的窗口，它導(dǎo)致器件的芯片變化較大，然后造成電路性能遠離設(shè)計目標。所以，AA(有源區(qū))和多晶硅圖案密度在先進的CMOS工藝中具有重要作用。對于射頻電路設(shè)計，大部分電感將占用過大的芯片面積，所以，在電感區(qū)之下的AA(有源區(qū))和多晶硅圖案密度應(yīng)當(dāng)被折衷考慮，以確保整個工藝的穩(wěn)定性。

在90納米、65納米及以后的技術(shù)節(jié)點中，必須在電感區(qū)以下包括偽AA(有源區(qū))、多晶硅和金屬以達到最低密度規(guī)則。然而，由于金屬偽裝層的插入，電感性能的Q值幾乎下降超過15％。對于自動AA及多晶硅偽單元填充的電感性能，大部分射頻電路設(shè)計師更為關(guān)心感應(yīng)的襯底耦合噪聲的水平。分立的AA和多晶硅偽插入可能會在電路中感應(yīng)更多的襯底耦合噪聲，尤其是對于低噪聲放大器電路。

所以在目前的狀況下，更多的設(shè)計不考慮在電感下AA和多晶硅的偽插入。但這種要求會影響整個工藝窗口的控制。

因此，考慮到上述問題，目前急需一種與CMOS工藝兼容的電感器，它具有更好的Q性能，較小的襯底耦合噪聲和電感變化。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

本發(fā)明的目的是提供一種與CMOS工藝兼容的電感器，它具有更好的Q性能，較小的襯底耦合噪聲和電感變化。

根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體器件，包括：襯底，在所述襯底中形成的多個淺隔離溝槽；在所述襯底中形成的多個有源區(qū)，所述相鄰的有源區(qū)通過所述多個淺隔離溝槽間隔開；在所述多個淺隔離溝槽上形成的多晶硅層；在所述有源區(qū)和多晶硅層上形成的多層層間介電層和夾在相鄰層間介電層之間的第一金屬層；在位于頂層的層間介電層上形成的第二金屬層，用于形成平面電感；所述有源區(qū)和多晶硅層通過在層間介電層中形成的接觸孔接地從而形成圖案化接地屏蔽層。

根據(jù)本發(fā)明的另一個方面，所述電感器選自螺旋電感、兩端差分電感和三端差分電感器。

根據(jù)本發(fā)明的另一個方面，所述電感器是16邊形螺旋形狀。

根據(jù)本發(fā)明的另一個方面，所述電感器是正16邊形螺旋形狀。

根據(jù)本發(fā)明的另一個方面，所述三端差分電感具有中心抽頭。

根據(jù)本發(fā)明的另一個方面，所述電感器的匝數(shù)是2.5。

根據(jù)本發(fā)明，與沒有設(shè)置圖案化接地屏蔽層的平面電感相比，插入圖案化接地屏蔽層的平面電感具有更好的品質(zhì)因數(shù)，小于1％的電感變化，并提供了具有可比性或更好的Q性能，也可以減少感應(yīng)的襯底耦合噪聲對電路的影響。另外，具有從有源區(qū)和多晶硅構(gòu)造的圖案化接地屏蔽層的電感可以提供很好的圖案化密度，以確保工藝穩(wěn)定性。

附圖說明

圖1a和1b是根據(jù)本發(fā)明一個實施例的平面電感的等效電路圖及版圖；

圖2是圖1b所示平面電感的形成工藝剖面圖；

圖3a和3b是根據(jù)本發(fā)明另一個實施例的帶有中心抽頭的平面電感的等效電路圖及版圖；

圖4a和4b是根據(jù)本發(fā)明制作的平面電感與不帶有構(gòu)圖接地屏蔽層的平面電感的品質(zhì)因數(shù)和電感值與頻率的關(guān)系比較圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。