[發明專利]集成電路裝置及其形成方法

有效

• 申請號: 201010117237.X
• 申請日: 2010-02-12
• 公開（公告）號: CN101814456A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 邱奕杭;傅竹韻
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 姜燕;邢雪紅

技術領域

本發明涉及半導體裝置，特別是涉及金屬氧化物半導體裝置，且更特別 涉及具有非常淺的結的金屬氧化物半導體裝置及其制造方法。

背景技術

隨著集成電路的微縮化，對降低金屬氧化物半導體 (metal-oxide-semiconductor；MOS)裝置的源極與漏極區域的片電阻(sheet resistance)，特別是源極與漏極延伸區域的片電阻的迫切需求程度也越大。降 低源極與漏極延伸區域的片電阻能幫助提升載流子的移動率，借此提升驅動 電流。

為了降低源極與漏極延伸區域的片電阻，有需要縮小源極與漏極延伸區 域的結深度。此外，也需要提高源極與漏極延伸區域的活化率。這些要求 可通過進行預先非結晶化注入(pre-amorphized?implantation；PAI)達成，其中 是在形成源極與漏極區域之前將部分的硅基底非結晶化。預先非結晶化注入 有兩個功效。第一，由于半導體基底中會形成空缺(vacancy)，因此之后注入 的p型或n型摻雜物能更輕易地占據空缺，而能夠提升活化率。第二，由于 非結晶化的基底中的原子是不規則地分布，因此之后注入的p型或n型摻雜 物無法通穿過周期性排列原子之間的空隙而到達更深的深度。然而，預先非 結晶化注入也會帶來問題。舉例來說，在活化之后，殘余的缺陷仍會存在， 且其會造成漏電流的增加。此漏電流會阻礙裝置性能的提升。

發明內容

為克服現有技術的缺陷，本發明提供一種形成集成電路裝置的方法，包 括：提供一半導體基底；在該半導體基底上形成一柵極結構；通過注入一擇 自實質上由銦與銻所構成的群組的第一元素至鄰接該柵極結構的半導體基 底的頂部分進行預先非結晶化注入；以及在進行該預先非結晶化注入的步驟 之后，注入一不同于該第一元素的第二元素至該半導體基底的頂部分中，其 中當該第一元素包括銦時，該第二元素包括一p型元素，且其中當該第一元 素包括銻時，該第二元素包括一n型元素。

本發明也提供一種形成集成電路裝置的方法，包括：提供一半導體基底； 在該半導體基底上形成一柵極結構；通過注入一擇自實質上由銦與銻所構成 的群組的第一元素至鄰接該柵極結構的半導體基底的頂部分進行預先非結 晶化注入；以及在進行該預先非結晶化注入的步驟之后，注入一不同于該第 一元素的第二元素至該半導體基底的頂部分中，其中該第二元素的一第二深 度實質上不大于該第一元素的一第一深度。

本發明還提供一種形成集成電路裝置的方法，包括：提供一包括NMOS 區域與PMOS區域的半導體基底；在該半導體基底的NMOS區域上形成一 第一柵極結構；在該半導體基底的PMOS區域上形成一第二柵極結構；通過 注入一第一元素至該半導體基底的NMOS區域中進行第一預先非結晶化注 入；以及通過注入一不同于該第一元素的第二元素至該半導體基底的PMOS 區域中進行第二預先非結晶化注入。

本發明可使集成電路裝置具有較高的驅動電流及較低的漏電流。

附圖說明

圖1至圖6為金屬氧化物半導體裝置的制造工藝剖面圖。

圖7顯示片電阻對于結深度的關系，其中是比較鍺預先非結晶化注入的 結果與銦預先非結晶化注入的結果。

圖8顯示結的漏電流，其中是比較鍺預先非結晶化注入的結果與銦預先 非結晶化注入的結果。

圖9顯示片電阻對于結深度的關系，其中是比較鍺預先非結晶化注入的 結果與銻預先非結晶化注入的結果。

圖10顯示結的漏電流，其中是比較鍺預先非結晶化注入的結果與銦預 先非結晶化注入的結果。