[發明專利]柵驅動MOSFET的靜電放電測試結構及系統有效
| 申請號: | 201010102369.5 | 申請日: | 2010-01-27 |
| 公開(公告)號: | CN102136466A | 公開(公告)日: | 2011-07-27 |
| 發明(設計)人: | 朱志煒 | 申請(專利權)人: | 中芯國際集成電路制造(上海)有限公司 |
| 主分類號: | H01L25/00 | 分類號: | H01L25/00;H01L23/60;H01L23/544 |
| 代理公司: | 北京市磐華律師事務所 11336 | 代理人: | 董巍;顧珊 |
| 地址: | 201203 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 驅動 mosfet 靜電 放電 測試 結構 系統 | ||
技術領域
本發明涉及半導體技術領域,尤其涉及一種柵驅動金屬氧化物半導體場效應晶體管(MetatOxide?Semicoductor?Field?Effect?Transistor,以下簡稱:MOSFET)的靜電放電(Electrostatic?Discharge)測試結構及系統。
背景技術
互補型金屬氧化物半導體(ComplementaryMetal-Oxide-Semiconductor,以下簡稱CMOS)技術已經步入亞微米時代,但隨之而來的高級工藝開發的復雜性給提高靜電放電網絡的魯棒性帶來了很多困難。現有技術為解決這一問題,通常通過采用柵驅動(gate-driven)技術來提高靜電放電網絡的魯棒性,而采用柵驅動技術需要產生柵偏置,因此在版圖設計開發過程中需要解決由于采用柵驅動技術所帶來的如何有效地產生柵偏置效應的問題。
圖1A是現有技術進行靜電放電測試時柵偏置對N型MOSFET的人體放電模型(Human?Body?Model,以下簡稱HBM)的靜電放電魯棒性的影響的效果圖。如圖1A所示,其中,橫坐標為柵偏壓VG(單位為伏特),縱坐標為HBM擊穿電壓(單位為千伏特),溝道寬度W=600微米的N型MOSFET器件的HBM擊穿電壓隨柵偏置變化曲線為101A,溝道寬度W=200微米的NMOSFET器件的HBM擊穿電壓隨柵偏置變化曲線為102A。當柵偏置增加時,擊穿電壓也會相應增加。而擊穿電壓越大,N型MOSFET的魯棒性就越強。由此可以看出,柵偏置在靜電放電測試過程中可以有效提高靜電放電網絡的魯棒性。但因為靜電放電耐壓能力在柵遭受過應力時會降低,因此當柵偏置增大到一定程度時,擊穿電壓會相應減小。因此,隨著柵偏置的變化,擊穿電壓存在一個峰值。此時就需要選擇合適大小的柵偏置,來使擊穿電壓達到最大值,從而使靜電放電網絡的魯棒性最強。
圖1B是現有技術進行柵驅動MOSFET的靜電放電測試的柵驅動MOSFET的靜電放電測試結構的結構圖。如圖1B所示,MOSFET101B的漏極與漏極焊盤102B連接,MOSFET101B的源極與源極焊盤103B連接。在MOSFET101B的柵極和源極焊盤103B間接有多晶硅電阻104B。此時,在漏極端加脈沖時,通過柵漏電容耦合效應,使MOSFET101B的柵上出現一個短暫的電壓,進而達到產生柵偏置的目的。因為與電阻104B的不同電阻值相對應有不同的柵偏壓和弛豫時間,因此MOSFET101B的柵極上產生的電壓和電壓的保持時間都會有所不同。此時,由于電阻104B的電阻值是固定的,要獲取不同柵偏置的MOSFET的靜電放電測試效果,就要針對不同柵偏置相應設計包括具有相應電阻值的電阻104B在內的測試結構,而這些結構類似的測試結構在版圖設計中會占據很大空間。進而導致設計人員在選擇電阻值時,為了節約版圖空間,謹慎、保守地選擇電阻值,這對MOSFET靜電放電測試結構的版圖設計也是不利的。
現有技術在采用柵驅動技術進行MOSFET的靜電放電測試結構的版圖設計過程中,產生柵偏置效應的MOSFET的靜電放電測試結構有以下幾種:第一種柵驅動MOSFET的靜電放電測試結構是直接在MOSFET上施加柵偏置,而這種靜電放電測試結構由于技術上的困難而很難實現,因此很少使用。第二種柵驅動MOSFET的靜電放電測試結構是在柵極和源極間串聯電阻,通過柵漏電容耦合效應產生柵偏置,但采用這種MOSFET的靜電放電測試結構存在浪費版圖空間,版圖設計效率低的問題。
同時,現有技術在進行柵驅動MOSFET的靜電放電測試時,柵驅動MOSFET的靜電放電測試系統中有多個柵驅動MOSFET的靜電放電測試結構,這些測試結構中的MOSFET的柵極和源極間均接有用來產生柵偏置的電阻。采用這種技術方案,會使各個柵驅動MOSFET的靜電放電測試結構中的電阻在整個柵驅動MOSFET的靜電放電測試系統中占據很大的版圖空間,從而造成版圖空間的浪費。
因此,如何設計柵驅動MOSFET的靜電放電測試結構和系統來減小柵驅動MOSFET的靜電放電測試結構在版圖設計中占據的空間,提高柵驅動MOSFET的靜電放電測試結構的版圖設計的效率就成為亟待解決的問題。
發明內容
在發明內容部分中引入了一系列簡化形式的概念,這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征,更不意味著試圖確定所要求保護的技術方案的保護范圍。
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