[發(fā)明專利]具有增加的感測容限的無電容器動態(tài)隨機(jī)存取存儲器單元

有效

• 申請?zhí)枺?/td>: 200980140911.1
• 申請日: 2009-10-08
• 公開（公告）號: CN102187459A
• 公開（公告）日: 2011-09-14
• 發(fā)明（設(shè)計）人: 錢德拉·V·穆利;古爾特杰·S·桑胡
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 宋獻(xiàn)濤

相關(guān)申請案交叉參考

本申請案請求對在2008年10月16日提出申請的美國專利申請案第12/252,495號“具有增加的感測容限的OC?DRAM單元(OC?DRAM?CELL?WITH?INCREASED?SENSE?MARGIN)”的申請日期的權(quán)益。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲器裝置，更具體來說涉及一種包括場效晶體管存儲裝置的動態(tài)隨機(jī)存取存儲器裝置。

背景技術(shù)

半導(dǎo)體存儲器(例如，隨機(jī)存取存儲器(RAM))是基本半導(dǎo)體裝置。RAM裝置允許用戶在其存儲器單元上執(zhí)行讀取及寫入操作兩者。DRAM是含有個別存儲器單元陣列的特定類別的RAM。DRAM裝置通常與計算機(jī)及計算機(jī)系統(tǒng)一起使用。通常，每一單元包括用于保持電荷的電容器及用于存取所述電容器中所保持的電荷的晶體管。所述晶體管通常稱作所述DRAM單元的存取晶體管或選擇裝置。

圖1圖解說明含有兩個相鄰DRAM單元100的DRAM存儲器電路的一部分。每一單元100含有存儲電容器104及存取場效晶體管(FET)102。對于每一單元，存儲電容器104的一個側(cè)連接到參考電壓(圖解說明為接地電位)。存儲電容器104的另一側(cè)連接到晶體管裝置102的漏極。晶體管裝置102的柵極連接到字線108。晶體管裝置102的源極連接到位線106(也稱作數(shù)字線)。在組件以此方式連接的存儲器單元100的情況下，字線108通過允許或防止位線106上所攜載的信號(表示邏輯“0”或邏輯“1”)寫入到存儲電容器104或從存儲電容器104讀取所述信號來控制對存儲電容器104的存取。因此，每一單元100可含有一個數(shù)據(jù)位(即，“0”或“1”)

在堆疊式電容器DRAM單元的情況下，隨著DRAM裝置的大小在物理上繼續(xù)縮小而難以在小區(qū)域中提供具有充足電容(通常大于20飛法(fF))的電容器。此外，難以給存取晶體管提供用于再新操作的良好關(guān)斷狀態(tài)泄漏特性及用于寫入到單元中的良好接通狀態(tài)特性。已提出數(shù)個設(shè)計來解決這些問題。

一個此種設(shè)計是消除對電容器的需要的基于絕緣體上硅(SOI)的存儲器單元。參見H.萬(H.Wann)等人的“SOI襯底上的無電容器DRAM單元(A?Capacitorless?DRAM?Cell?on?SOI?Substrate)”，國際電子裝置會議，技術(shù)摘要，第635到638頁，1993年12月；P.法贊(P.Fazan)等人的“無電容器1-T?DRAM(Capacitor-less?1-T?DRAM)”，2002年IEEE國際SOI會議，第10到13頁，2002年10月；K.伊諾赫(K.Inoh)等人的“用于SOI上的嵌入式DRAM的FBC(浮動體單元)(FBC(Floating?Body?Cell)for?Embedded?DRAM?on?SOI)”，2003年VLSI專題研討會技術(shù)摘要，2003年6月。此類參考文獻(xiàn)論述單晶體管無電容器(1T/0C)DRAM單元及采用此類單元的DRAM電路的操作。

然而，此類無電容器單元可遭受與保持時間、存取時間、分布特性及可靠性有關(guān)的不良性能特性。在1T/0C?DRAM單元中，在襯底塊體中產(chǎn)生載子以寫入“1”，且從所述襯底塊體中拉出載子以寫入“0”。在采用平面SOI裝置的1T/0C?DRAM單元中，載子產(chǎn)生可出現(xiàn)問題。舉例來說，當(dāng)撞擊離子化對于此種DRAM單元的操作來說是必不可少時，在較高溫度下由于離子化速率且因此量子產(chǎn)率的減小，裝置可靠性可不良且效率可減小。而且，平面裝置可導(dǎo)致消耗電力的有限操作，因為晶體管必須處于接通狀態(tài)中。此外，當(dāng)平面SOI裝置的大小在物理上減小時，電荷存儲可由于減小的作用區(qū)域而受限。

附圖說明

圖1是一對常規(guī)DRAM單元的示意圖；

圖2是根據(jù)本發(fā)明的例示性實(shí)施例的存儲器單元的三維示意圖；

圖3是圖2的存儲器單元沿X方向的橫截面視圖；

圖4是圖2的存儲器單元沿Y方向的橫截面視圖；

圖5是根據(jù)本發(fā)明的例示性實(shí)施例的存儲器單元的一部分的示意圖；

圖6A是在初始處理階段時圖2的存儲器單元沿X方向的橫截面視圖；

圖6B是在中間處理階段時圖2的存儲器單元沿X方向的橫截面視圖；

圖6C是在中間處理階段時圖2的存儲器單元沿X方向的橫截面視圖；

圖6D是在中間處理階段時圖2的存儲器單元沿X方向的橫截面視圖；

圖6D是在中間處理階段時圖2的存儲器單元沿Y方向的橫截面視圖；

圖6F是在中間處理階段時圖2的存儲器單元沿Y方向的橫截面視圖；