[發明專利]具有減小的功率損失的流水線轉換器的基于相關度背景校準

有效

• 申請號: 200980140365.1
• 申請日: 2009-08-07
• 公開（公告）號: CN102177657A
• 公開（公告）日: 2011-09-07
• 發明（設計）人: A·M·A·阿里;A·S·摩根;S·G·巴茲利
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03M1/06
• 分類號: H03M1/06;H03M1/10
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 劉佳

技術領域

本發明一般涉及模數轉換器(ADC)電路，更具體地說，涉及流水線ADC電路的校準。

背景技術

模數轉換器(ADC)和它們的相對物-數模轉換器(DAC)是電子系統的重要種類。它們在電路中無所不在，能夠應用于從自動系統至高級的通信系統。它們的名稱正好表達了，ADC接收連續的模擬信號并且將它轉換成離散的數字信號。DAC進行相反的工作。優良的ADC將模擬信號數字再生，同時保持原始信號的完整性并且將信息損失限制到可接受的水平。

業已利用一些不同的設計方法來實現ADC電路，例如，閃速轉換器、單斜率及雙斜率積分轉換器，以及追蹤轉換器。這些設計中的每一個設計均提供了較其他設計優勝的不同優點。ADC的一些重要特征包括分辨率、轉換速率或速度，以及階躍恢復。分辨率是由轉換器輸出的二進制比特的數量。速度是對轉換器能夠多快地輸出新的二進制數的測量。在離散時間系統和數字信號處理中，術語“帶寬”與采樣速率關聯，以及該術語經常用于描述這樣的系統的速度。階躍恢復是對轉換器能夠多快地響應于輸入信號中大的、突然的跳躍而起作用的測量。

一種稱為閃速轉換器的ADC形成為一連串的比較器，每一個比較器具有關聯的基準電壓。輸入信號不斷地與一連串漸增的基準電壓進行比較。對于任何給定的輸入電壓來說，相應的比較器組將輸出一個信號，然后將該信號饋入優先權編碼電路中，產生二進制輸出。閃速轉換器通常以高速(高帶寬)進行工作且有優良的階躍恢復，但具有相對差的分辨率。

單斜率及雙斜率ADC使用被配置作為積分器的運算放大器電路來產生作為基準信號的鋸齒波形。通過精確時鐘的數字計數器測量該基準信號超過該輸入信號所需的時間量。積分轉換器具有優良的分辨率但一般較其他設計慢。

第三種ADC是追蹤的類型。追蹤轉換器使用DAC和上/下計數器來產生數字信號。該計數器不斷地時鐘計時并且將它的輸出饋入DAC中。然后將DAC的模擬輸出反饋并且使用比較器與輸入信號進行比較。比較器提供導致計數器在“順數”或“倒數”的模式中工作所需要的高/低信號，允許計數器以離散臺階的方式追蹤該輸入信號。追蹤ADC具有可接受的分辨率和高帶寬但階躍恢復差。

另一種流行的實施方案是稱為流水線ADC的多層架構(multi-tiered?architecture)。流水線ADC使用兩個或多個子轉換步驟。首先進行粗略的轉換以產生最高有效位(MSB)。然后，在數字信號和原始模擬輸入之間進行比較。這兩個信號之間的差別稱為殘數(residue)，然后對殘數進行較精細水平的轉換以獲得最低有效位(LSB)。接著將該粗略的轉換及細微的轉換用編碼器結合。

在一些ADC中，使用了抖動(dither)來改進性能。抖動是在完成轉換之前加到輸入中的相對小的隨機信號。抖動被設計成導致LSB的狀態在高與低之間振蕩。這允許該系統能夠處理較低水平信號，而不是僅僅將在這些較低水平的信號切除。因而，在付出小量噪聲的情況下使ADC可以轉換的信號范圍延伸。由噪聲產生的量化誤差被分散在多個時鐘周期上，導致原始信號隨時間的準確表示。

用于校準流水線ADC的技術是在本技術領域中已知的。這些已知的技術中有一些技術用于對由電容失配及運算放大器的有限增益所引起的誤差進行校正。在一些現有技術中，該誤差通常主要是由于相對低的工作速度所引起的電容失配。那些技術中有一些技術包括將與輸入信號不相關的抖動注入MDAC中(見E.J.Siragusa和I.Galton的“用于流水線模數轉換器的增益誤差校正技術”，《電子學快報》(Electronics?Letters)，第36期，第540-544頁，1996年7月；J.Ming和S.H.Lewis的“一種設有背景校準的8b?80M取樣/秒流水線模數轉換器”，IEEE?ISSCC，第42-43頁，2000年)。該抖動信號將相同的誤差當作為輸入信號，并且因為抖動信號與輸入信號不相關，可以透過將該抖動關聯起來使該抖動被數字化地分開。這可以用數字相關器(見Siragusa等人的上述文章)或使用LMS算法(見Ming等人的上述文章)完成。

已知的抖動技術的一個缺點在于該抖動信號消耗了系統子部件即數模轉換器(DAC)的動態范圍的一部分，該DAC用于流水線ADC的不同級內。通常，抖動信號的大小是校正范圍的大小的約一半，導致引進抖動的DAC有約百分之五十的功率損失(見Siragusa等人、Ming等人的上述文章)。這使抖動校準技術不希望用于納米CMOS技術，因為在納米CMOS技術中動態范圍是很受重視的東西。

發明內容