[發明專利]用于生成分數時鐘信號的技術

有效

• 申請號: 200980136785.2
• 申請日: 2009-09-11
• 公開（公告）號: CN102160292A
• 公開（公告）日: 2011-08-17
• 發明（設計）人: T·T·黃;W·王;S·舒馬拉耶夫
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: H03L7/193
• 分類號: H03L7/193;H03L7/087
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;董典紅

技術領域

本發明涉及電子電路，并且更特別地，本發明涉及用于生成分數時鐘信號(fractional?clock?signal)的技術。

背景技術

可使用諸如延時鎖定環電路和鎖相環電路之類的鎖定環電路來生成時鐘信號。

發明內容

本發明的一些實施方式包括相位檢測電路系統、時鐘信號生成電路、第一分頻器和第二分頻器。所述相位檢測電路系統將輸入時鐘信號與反饋信號進行比較以生成控制信號。所述時鐘信號生成電路響應于所述控制信號來生成周期輸出信號。所述第一分頻器根據第一值劃分所述周期輸出信號的頻率以生成第一分頻信號。所述第二分頻器根據第二值劃分所述周期輸出信號的頻率以生成第二分頻信號。所述第一分頻信號和所述第二分頻信號在不同的時間間隔期間作為所述反饋信號被路由至所述相位檢測電路系統。本發明包括用于執行本文所述技術的電路、系統和方法。

在考慮了下面詳細的描述和附圖之后，本發明的各種目標、特征和優勢將變得明顯。

附圖說明

圖1示出了鎖相環(PLL)電路的例子。

圖2示出了依據本發明的一種實施方式的鎖相環(PLL)電路的例子，所述PLL電路通過將具有兩個不同頻率的兩個不同的周期反饋信號結合可生成分數周期輸出信號。

圖3是狀態圖，該狀態圖示出了依據本發明實施方式的圖2的鎖相環的一部分的操作的例子。

圖4是現場可編程門陣列(FPGA)的簡化的局部框圖，該FPGA可包括本發明的各方面。

圖5示出了可體現本發明技術的示例性數字系統的框圖。

具體實施方式

圖1示出了鎖相環(PLL)電路100的例子。PLL?100包括相位頻率檢測器(PFD)101、電荷泵(CP)102、環路濾波器(LF)103、電壓控制振蕩器(VCO)104、分頻器電路105、多路復用器106、多路復用器107、多路復用器108至109、分頻器電路141、多路復用器142、分頻器電路110、111、112、113、114、……117、延時電路120、121、122、123、124、……127、多路復用器130和相位控制模塊140。

多路復用器142將兩個輸入參考時鐘信號CLKin0和CLKin1中的一個傳送給N分頻器電路141的輸入端。參考時鐘信號CLKin0和CLKin1是周期輸入信號。分頻器電路141響應于從多路復用器142傳送的參考時鐘信號來生成輸出時鐘信號DCLK。分頻器電路141根據分頻值N劃分所述參考時鐘信號的頻率以生成輸出時鐘信號DCLK的頻率。

經劃分的時鐘信號DCLK被傳送至相位頻率檢測器(PFD)電路101的第一輸入端。PFD?101將時鐘信號DCLK的相位和頻率與反饋時鐘信號FBCLK的相位和頻率進行比較以生成UP和DN輸出信號中的脈沖。

所述UP信號和所述DN信號被傳送至電荷泵(CP)電路102的輸入端。電荷泵(CP)102響應于所述UP信號和所述DN信號來控制其輸出控制電壓VCL。電荷泵102的輸出電壓VCL由環路濾波器(LF)電路103進行低通過濾。CP?102響應于所述UP信號中的高脈沖而將電荷送至環路濾波器103。CP?102響應于所述DN信號中的高脈沖而使電荷從環路濾波器103耗盡。

LF模塊103的輸出電壓VCL被傳送至電壓控制振蕩器(VCO)電路104的輸入端。VCO?104是生成8個周期輸出時鐘信號的四級VCO，所述8個周期輸出時鐘信號彼此相等地間隔45度。VCO?104的周期輸出時鐘信號還被稱為周期輸出信號。VCO?104的所述8個周期輸出信號具有0°、45°、90°、135°、180°、225°、270°和315°的相對相位偏移。VCO?104的周期輸出信號之一通過多路復用器106、多路復用器107、反饋M分頻器117和多路復用器109反饋回PFD?101以作為所述反饋時鐘信號FBCLK。

當時鐘信號DCLK的頻率高于反饋時鐘信號FBCLK的頻率時，PFD?101在所述UP信號中生成的高脈沖長于在所述DN信號中生成的高脈沖。當所述UP信號中的高脈沖長于所述DN信號中的高脈沖時，CP?102提高控制電壓VCL，使得VCO?104的周期輸出時鐘信號的頻率增加，這使得FBCLK信號的頻率增加。