[發(fā)明專利]包含應(yīng)力松弛間隙以提升芯片封裝交互作用的穩(wěn)定性的半導(dǎo)體設(shè)備

有效

• 申請?zhí)枺?/td>: 200980133562.0
• 申請日: 2009-08-28
• 公開（公告）號: CN102132406A
• 公開（公告）日: 2011-07-20
• 發(fā)明（設(shè)計）人: M·格里伯格;M·U·萊爾
• 申請（專利權(quán)）人: 先進微裝置公司
• 主分類號: H01L23/58
• 分類號: H01L23/58;H01L21/768;H01L23/522
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;靳強

技術(shù)領(lǐng)域

一般而言，本發(fā)明涉及集成電路的制造，且尤其涉及用以降低因芯片與封裝之間的熱失配(thermal?mismatch)引起的芯片-封裝交互作用(interaction)的技術(shù)。

背景技術(shù)

半導(dǎo)體設(shè)備通常形成在大體呈圓盤形并由任意適當(dāng)材料制成的基板上。在目前情況下以及可預(yù)見的未來，包含高度復(fù)雜電子電路的大多數(shù)半導(dǎo)體設(shè)備都將以硅為基礎(chǔ)進行制造，從而使硅基板以及含硅基板，例如絕緣體上硅(silicon?on?insulator；SOI)基板，成為形成如微處理器、SRAM、ASIC(專用集成電路；application?specific?IC)、片上系統(tǒng)(system?on?chip；SoC)等半導(dǎo)體設(shè)備的可行基礎(chǔ)材料。各集成電路呈陣列式排列在晶片(wafer)上，其中，除光刻(photolithography)工藝、測試(metrology)工藝以及在基板切單(dicing)后各獨立設(shè)備的封裝外，大多數(shù)制造步驟針對基板上的全部芯片區(qū)同時執(zhí)行，所述制造步驟可涉及復(fù)雜集成電路中的數(shù)百個以上的獨立工藝步驟。因此，經(jīng)濟制約因素促使半導(dǎo)體生產(chǎn)商不斷增加基板尺寸，以增加用于生產(chǎn)實際半導(dǎo)體設(shè)備的可用面積并因此提高生產(chǎn)良率(yield)。

除增加基板面積外，同樣重要的是在給定的基板尺寸下優(yōu)化基板面積的使用，以盡可能將更多的基板面積用于半導(dǎo)體設(shè)備和/或用于工藝控制的測試結(jié)構(gòu)。為了在給定的基板尺寸下最大化可用表面積，電路元件的特征尺寸在不斷縮小。由于高度復(fù)雜半導(dǎo)體設(shè)備的特征尺寸的持續(xù)縮小需求，結(jié)合低k介電材料的銅已成為形成所謂互連結(jié)構(gòu)中頻繁使用的替代物，所述互連結(jié)構(gòu)包括金屬導(dǎo)線層(metal?line?layer)和中間通孔層(intermediate?via?layer)，包含作為層內(nèi)連接的金屬導(dǎo)線以及作為層間連接的通孔，其通常連接獨立電路元件，以提供必要的集成電路功能。多個金屬導(dǎo)線層和通孔層通常需要彼此堆迭以實現(xiàn)在考慮中的電路設(shè)計的所有內(nèi)部電路元件和I/O(輸入/輸出；input/output)、電源以及接地墊之間的連接。

對于極端規(guī)模集成電路，信號傳輸延遲不再受例如場效應(yīng)晶體管等電路元件的限制，但由于電路元件密度的增加需要更多數(shù)量的電性連接，因而信號傳輸延遲受金屬導(dǎo)線接近程度的限制，因為導(dǎo)線到導(dǎo)線的電容(line-to-line?capacitance)增加以及因?qū)Ь€橫截面積縮小而導(dǎo)致導(dǎo)線的導(dǎo)電性降低。因此，將例如二氧化硅(k＞3.6)和氮化硅(k＞5)等傳統(tǒng)介質(zhì)替換為具有更低介電常數(shù)的介電材料，亦即介電常數(shù)為3或以下的低k介質(zhì)。不過，低k材料的密度和機械穩(wěn)定性或強度可能大大低于二氧化硅和氮化硅等良好認可的介質(zhì)。因此，在形成金屬化系統(tǒng)期間以及任意后續(xù)集成電路制造工藝期間，生產(chǎn)良率可能取決于例如低k介電層等敏感介電材料的機械特性及其與其他材料的黏附性。