[實用新型]塑料雙列直排封裝塑封體、塑封體陣列及封裝器件

有效

• 申請號: 200920213380.1
• 申請日: 2009-12-18
• 公開（公告）號: CN201829477U
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 鄭志榮
• 申請（專利權）人: 無錫華潤安盛科技有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/495;H01L25/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 李湘;李家麟

技術領域

本實用新型屬于芯片封裝技術領域，具體涉及用于PDIP(PlasticDouble?In-line?Package，塑料雙列直排封裝)封裝形式的塑封體，尤其涉及一種匹配于雙島結構、單島外露結構的引線框的塑封體、塑封體陣列及封裝器件。?

背景技術

近幾十年來，芯片封裝技術一直追隨著IC(集成電路)的發展而發展，一代IC就有相應的一代封裝技術相配合。封裝形式通俗地所是指安裝半導體集成電路芯片用的外殼，其不僅起著安裝、固定、密封、保護芯片及增強電熱性能等方面的作用，而且還通過芯片上的接點用導線連接到封裝外殼的內引腳上，這些內引腳又通過印刷電路板上的導線與其他器件相連接。因此，封裝形式一般包括用于安裝、固定以及引線等作用的引線框，同時還包括用于保護芯片、密封等作用的、與引線框相匹配的封裝體(Package?Body)。?

封裝形式的發展大致經歷了以下發展過程：?

1)在結構方面，DIP(Double?In-line?Package，雙列直排封裝)-＞LCC(Leaded?Chip?Carrier，無鉛芯片載體封裝)-＞QFP(Quad?FlatPackage，四側引腳扁平封裝)-＞SOP(Small?Outline?Package，小外形封裝)-＞BGA(Ball?Grid?Array?Package，球柵陣列封裝)-＞CSP(Chip?ScalePackage，芯片級封裝)；?

2)在材料方面：金屬、陶瓷-＞陶瓷、塑料-＞塑料；?

3)在內引腳形狀：長引線直插-＞短引線或無引線貼裝-＞球狀凸點；?

4)在裝配方式方面：通孔插裝-＞表面組裝-＞直接安裝。?

其中，PDIP技術在封裝領域中廣泛適用，并且形成了一些行業標準，例如關于塑封體(Plastic?Package?Body)的JEDEC國際標準。圖1所示為應用PDIP(Plastic?Double?In-line?Package，塑料雙列直排封裝)技術的集成電路元器件形狀示意圖。如圖1所示，該封裝形式是全覆蓋的?形式。在某些情況下，由于需要滿足IC芯片功耗所導致散熱的要求，通常采用外露小島(Expose?PAD，EP)的結構形式，引線框上的PAD外露可以通過安裝散熱片等方法實現芯片更好地散熱，這種結構通常應用于功率器件芯片，例如，電源管理芯片。?

由于外露小島一般需要通過打凹步驟來實現，打凹的深度決定了向外露的高度。但是，打凹越深的情況下，引線框也越容易在小島的邊沿破裂而導致成品率低，因此，現有技術的基于SOP和PDIP技術的打凹深度一般不超過0.7毫米，從而決定只能應用于較薄的封裝體(如果封裝體太厚，小島高度不夠而不能導致完成外露)。因此，外露小島結構通常見于集成電路薄型封裝的較多，例如，PDIP、TSSOP(薄的縮小型SOP)、MSOP(Micro-Small?Outline?Package，微小型封裝)等薄型封裝(TSSOP、MSOP均為SOP的派生形式)。并且現有技術的外露小島結構通常為單芯片封裝的單島外露接口，其對應的引線框也基本是單島外露的單島結構形式。圖2所示為現有技術的TSSOP的單島結構EP引線框結構示意圖。如圖2所示，其中給出了引線框的一半的結構形式，110為EP，120為引線框的內引腳(圖中一共10個)。為實現小島，通過在110區域構圖往下打凹一定深度，所需封裝的芯片置于該外露小島上。圖3所示為圖2所示引線框的C-C截面的小島結構示意圖，其中D為該引線框形成EP時的打凹深度。現有技術中，由于受封裝體的限制，打凹深度不深，一般不超過0.7毫米，在該實施例中，D為0.45毫米，這樣，工藝上實現容易。但是，由于打凹深度不深，在封裝過程可能導致小島外露不全，從而不適用于更大功率芯片的要求。?

然而，現有封裝技術領域中，經常要求對兩種不同功率兩個芯片在同一引線框中進行封裝。為滿足大功率芯片散熱的要求，對其中功率較大的芯片要求使用EP結構；同時，小功率芯片通常也是小信號芯片，其沒有散熱的要求。現有技術的PDIP封裝技術的引線框中，均不適用于這兩種芯片同時封裝的要求；現有技術相應的PDIP封裝形式塑封體中，也不適用于這兩個芯片同時封裝的要求。?

實用新型內容

本實用新型要解決的技術問題是，解決現有PDIP封裝形式塑封體結構不適合于大功率芯片和小功率芯片同時封裝的問題。?