[發明專利]高性能半導體器件及其形成方法

無效

• 申請號: 200910242098.0
• 申請日: 2009-12-04
• 公開（公告）號: CN102087980A
• 公開（公告）日: 2011-06-08
• 發明（設計）人: 尹海洲;朱慧瓏;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L29/78
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 張磊

技術領域

本發明通常涉及一種半導體器件及其形成方法。更具體而言，涉及一種避免在襯底中的離子注入區，特別是倒摻雜阱區對源漏區域引入不當摻雜的半導體器件及其形成方法。

背景技術

隨著半導體行業的發展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。相應地，為了提高MOSFET(金屬氧化物半導體場效應晶體管)器件的性能需要進一步減少MOSFET器件的柵長。然而隨著柵長持續減小，減少到接近源極和漏極的耗盡層的寬度，例如小于40nm時，將會產生較嚴重的短通道效應(short?channel?effect或簡寫為SCE)，從而不利地降低器件的性能，給大規模集成電路的生產造成困難。如何降低短通道效應以及有效地控制短通道效應，已經成為集成電路大規模生產中的一個很關鍵的問題。在Thompson?S等人的文章中：“MOS?Scaling：Transistor?Challenges?for?the?21^stCentury”，Intel?Technology?Journal?Q3`98?1-19頁，描述了倒摻雜阱能夠降低短通道效應。由于在襯底中形成倒摻雜阱通常會將摻雜劑不當地引入源極區和漏極區，倒摻雜阱分布與源/漏極區的摻雜重疊，引起MOSFET器件中的帶-帶泄漏電流和源-漏結電容增加，從而導致器件性能的下降。

因此，為了改進高性能半導體器件的制造，需要一種半導體器件及其形成方法以避免在襯底中形成離子注入區時，特別是在形成倒摻雜阱區時對源漏區域引入不當摻雜。

發明內容

為了解決上述技術問題，本發明提出了一種制造半導體器件的方法，所述方法包括：a)提供一個襯底；b)在襯底上形成源極區、漏極區、設置在所述襯底上位于所述源極區和漏極區之間的柵堆疊、在所述柵堆疊側壁形成的側墻以及覆蓋所述源極區和漏極區的內層介電層，所述柵堆疊包括偽柵極介質層和偽柵極；c)去除所述偽柵極，暴露所述偽柵極介質層以形成開口；d)從所述開口對襯底進行離子注入，以形成離子注入區；e)去除所述偽柵極介質層；f)進行熱退火，以激活所述離子注入區的摻雜；g)在所述開口中沉積柵極介質層和金屬柵極，其中所述柵極介質層覆蓋所述側墻的內壁。特別地，所述步驟d用來形成倒摻雜阱。

此外，也可以通過如下替代方式來制造半導體器件：一種制造半導體器件的方法，所述方法包括：a)提供一個襯底；b)在襯底上形成源極區、漏極區、設置在所述襯底上位于所述源極區和漏極區之間的柵堆疊、在所述柵堆疊側壁形成的側墻以及覆蓋所述源極區和漏極區的內層介電層，所述柵堆疊包括偽柵極介質層和偽柵極；c)去除所述偽柵極和所述偽柵極介質層，暴露所述襯底以形成開口；d)從所述開口對襯底進行離子注入，以形成離子注入區；e)進行熱退火，以激活所述離子注入區的摻雜；f)在所述開口中沉積柵極介質層和金屬柵極，其中所述柵極介質層覆蓋所述側墻的內壁。特別地，所述步驟d用來形成倒摻雜阱。

根據本發明的另一個方面還提供一種半導體器件，包括：襯底、在襯底上形成的源極區、漏極區、形成在襯底上位于所述源極區和所述漏極區之間的柵堆疊、在柵堆疊側壁形成的側墻和覆蓋所述源極區和漏極區的內層介電層，其中所述柵堆疊包括覆蓋側墻的內壁的柵極介質層和在所述柵極介質層上的金屬柵極，所述半導體器件還包括在柵堆疊下方的襯底中的離子注入區。所述離子注入區用來形成倒摻雜阱。

本發明利用去除偽柵極形成的開口進行離子注入從而形成離子注入區的方式，使得離子注入區形成在偽柵極正下方的襯底中，并使得離子注入區分布不與源/漏極區的摻雜重疊。特別是當所述形成離子注入區的步驟用來形成倒摻雜阱時，本發明可以減少因引入倒摻雜阱對MOSFET器件中帶-帶泄漏電流和源漏結電容的增加，提高器件的性能。

附圖說明

圖1示出了根據本發明的第一實施例的半導體器件的制造方法的流程圖；

圖2-10示出了根據本發明的第一實施例的半導體器件各個制造階段的示意圖；

圖11-12示出了根據本發明的第二實施例的半導體器件各個制造階段的示意圖；

圖13示出了根據本發明的第二實施例的半導體器件的制造方法的流程圖。

具體實施方式