[發明專利]在DSP+FPGA架構中提高信號實時模式識別處理速度的系統及方法

有效

• 申請號: 200910197183.X
• 申請日: 2009-10-15
• 公開（公告）號: CN101673343A
• 公開（公告）日: 2010-03-17
• 發明（設計）人: 楊輝;陸小鋒;張穎;金臻;袁承宗
• 申請（專利權）人: 上海大學
• 主分類號: G06K9/00
• 分類號: G06K9/00
• 代理公司: 上海上大專利事務所（普通合伙）
• 代理人: 何文欣

1.一種在DSP+FPGA架構中提高信號實時模式識別處理速度的方法，該方法采用的系統結 構為：用DSP、FPGA、SDRAM和FLASH?4個芯片搭建成信號實時模式識別核心，其中 DSP作為主處理芯片，FPGA作為協處理芯片，SDRAM作為主存儲器，提供DSP工作時 的內存支持，FLASH作為輔助存儲器；DSP、FPGA、SDRAM和FLASH均連接在DSP 的EMIF總線上，方便它們互相進行數據交互，其特征在于整個信號處理流程為：

(1)信號采集，由DSP完成；

(2)信號預處理和特征提取，由DSP完成；

(3)神經網絡分類，由FPGA完成；

(4)處理分類結果，由DSP完成；

所述信號預處理和特征提取是在所述DSP中使用信號處理線程來完成，其流程為：

a.判斷輸入信號隊列是否為空，若為空，則繼續判斷；否則進入步驟b；

b.從輸入信號隊列中讀出一組輸入信號；

c.對輸入信號進行預處理；

d.檢測輸入信號中的感興趣目標，這些目標就是需要進行模式識別的主體；

e.判斷還未處理的感興趣目標的數量，若數量大于0，則進入步驟f；否則回到步驟a；

f.對一個未處理的感興趣目標，對其進行特征提取；

g用步驟f中提取到的特征數據生成特征包；

f.觸發DSP和FPGA之間的增強型直接存儲器訪問EDMA，將特征包通過EMIF總線 傳遞給FPGA，然后回到步驟e；

所述神經網絡分類是用所述FPGA來完成，其流程為：

A.系統啟動時，所述FPGA從FLASH中通過EMIF總線讀入神經網絡的權值數據，由 FPGA內的權值初始化模塊完成這一工作；

B.在所述DSP觸發EDMA發送特征包數據給FPGA時，FPGA由RAM和RAM控制 模塊來接收這些數據，其中RAM模塊接收EMIF數據線上的數據，RAM控制模塊 接收EMIF地址線和控制線上的信號，產生RAM的寫地址供RAM模塊使用；

C.接收到DSP發送來的特征包數據后，FPGA內的神經網絡分類器模塊從RAM模塊中 讀出這些特征包數據，進行神經網絡分類后將結果送回RAM模塊中，在此過程中， 神經網絡分類器模塊需要用到權值初始化模塊中的權值，同時RAM控制模塊負責協 調和控制RAM的讀寫狀態以及提供RAM的讀寫地址；

D.當DSP需要讀出FPGA中的分類結果時，FPGA由RAM和RAM控制模塊來發送這 些數據，其中RAM模塊將數據發送到EMIF數據線上，RAM控制模塊接收EMIF 地址線和控制線上的信號，產生RAM的讀地址供RAM模塊使用。

2.根據權利要求1所述的在DSP+FPGA架構中提高信號實時模式識別處理速度的方法，其 特征在于所述DSP為了配合整個信號處理流程，采用多線程技術，一共實現4個線程， 分別為主線程、信號采集、信號處理和結果處理線程，其中主線程是其它3個線程的管理 核心，主線程的流程為：

(a)完成DSP初始化；

(b)啟動其它3個線程；

(c)進入等待狀態。

3.根據權利要求1所述的在DSP+FPGA架構中提高信號實時模式識別處理速度的方法，其 特征在于所述流程(1)信號采集是在所述DSP中使用信號采集線程來完成，其流程為：

1)初始化采集設備；

2)打開采集端口；

3)等待信號輸入，若有，則進入步驟4)；否則繼續等待；

4)將采集到的信號放入一個在主存儲設備SDRAM上的隊列——輸入信號隊列，然后回 到步驟3)。

4.根據權利要求1所述的在DSP+FPGA架構中提高信號實時模式識別處理速度的方法，其 特征在于所述流程(4)處理分類結果是在所述DSP中使用結果處理線程來完成，其流程 為：

a)讀取FPGA上的一個RAM寄存器的值，該寄存器記錄著還未被處理的分類結果數；

b)判斷步驟a)中讀到的值是否大于0，若是，則進入步驟c)，否則回到步驟a)；

c)改變步驟a)中的FPGA上的RAM寄存器的值，使其減少1；

d)從FPGA中讀出一個神經網絡分類的結果；

e)對分類結果進行相應處理；

f)進行人機交互和決策控制，然后回到步驟a)。