[發(fā)明專利]半導(dǎo)體元件的制造方法

有效

• 申請?zhí)枺?/td>: 200910175116.8
• 申請日: 2009-09-16
• 公開（公告）號(hào): CN101714526A
• 公開（公告）日: 2010-05-26
• 發(fā)明（設(shè)計(jì)）人: 鐘昇鎮(zhèn);鄭光茗;莊學(xué)理
• 申請（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238;H01L21/28
• 代理公司: 隆天國際知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 姜燕;陳晨

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及集成電路元件，且特別涉及在柵極最后工藝(gate?lastprocess)中N/P圖案化的方法。

背景技術(shù)

隨著技術(shù)節(jié)點(diǎn)(technology?nodes)縮小化，在一些IC設(shè)計(jì)中，隨著元件尺寸縮小化，需要以金屬柵極電極取代一般的多晶硅柵極電極以增進(jìn)元件的效能。提供金屬柵極結(jié)構(gòu)(例如包括金屬柵極電極而非多晶硅電極)為解決方案之一。一種形成金屬柵極堆疊(metal?gate?stack)的工藝被稱作“柵極最后(gatelast)”工藝，其中最終的柵極堆疊是“最后”制造，其可使后續(xù)工藝數(shù)目減少，包含必須在形成柵極后才可進(jìn)行的高溫工藝。此外，隨著晶體管尺寸的縮小，柵極氧化層的厚度需隨著柵極長度的縮小而縮小以維持元件效能。為了減小柵極漏電流(gate?leakage)，還會(huì)使用高介電常數(shù)(high-k)柵極絕緣層，其可允許較大物理厚度(physical?thickness)的柵極絕緣層的使用，并同時(shí)維持相同的有效厚度(effective?thickness)，如同在較大技術(shù)節(jié)點(diǎn)中所提供的一般柵極氧化層的厚度。

然而，在CMOS工藝中實(shí)施這樣的結(jié)構(gòu)與工藝是具有挑戰(zhàn)性的。由于柵極長度縮小，這些問題更趨惡化。例如，在一“柵極最后”工藝中，形成金屬柵極結(jié)構(gòu)的N/P圖案化是具有挑戰(zhàn)性且復(fù)雜的，這是因?yàn)榫哂胁煌瘮?shù)(work?functions)的金屬層需形成在對應(yīng)的nMOS元件及pMOS元件中。因此，工藝中可能需形成圖案化光致抗蝕劑層以保護(hù)一種類型的元件的區(qū)域，而于另一種類型的元件的區(qū)域形成金屬柵極，反之亦然。

因此，業(yè)界急需新穎且改進(jìn)的金屬柵極結(jié)構(gòu)及元件，以及形成柵極的方法。

發(fā)明內(nèi)容

為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明一實(shí)施例提供一種半導(dǎo)體元件的制造方法，包括提供半導(dǎo)體基底；于半導(dǎo)體基底上形成高介電常數(shù)層；于高介電常數(shù)層上形成半導(dǎo)體層；移除半導(dǎo)體層的一部分，使半導(dǎo)體層在第一區(qū)中具有第一厚度，且半導(dǎo)體層在第二區(qū)中具有第二厚度，第二厚度低于第一厚度；于半導(dǎo)體層上形成硬掩模層；將硬掩模層、半導(dǎo)體層、及高介電常數(shù)層圖案化以于第一區(qū)中形成第一柵極結(jié)構(gòu)，及于第二區(qū)中形成第二柵極結(jié)構(gòu)；于第一及第二柵極結(jié)構(gòu)上形成層間介電層；在層間介電層上進(jìn)行化學(xué)機(jī)械研磨，化學(xué)機(jī)械研磨大抵停止在第一柵極結(jié)構(gòu)的半導(dǎo)體層；自第一柵極結(jié)構(gòu)移除半導(dǎo)體層而形成第一溝槽，其中第二柵極結(jié)構(gòu)的硬掩模層保護(hù)第二柵極結(jié)構(gòu)的半導(dǎo)體層；形成第一金屬層以填充第一溝槽；自第二柵極結(jié)構(gòu)移除硬掩模層及半導(dǎo)體層而形成第二溝槽；以及形成第二金屬層以填充第二溝槽。

本發(fā)明另一實(shí)施例提供一種半導(dǎo)體元件的制造方法，包括提供半導(dǎo)體基底；于半導(dǎo)體基底上形成高介電常數(shù)層；于高介電常數(shù)層上形成緩沖層；于緩沖層上形成硅層；部分蝕刻硅層，使硅層在第一區(qū)中具有第一厚度，且硅層在第二區(qū)中具有第二厚度，第二厚度低于第一厚度；于部分被蝕刻的硅層上形成硬掩模層；于第一區(qū)中形成第一柵極結(jié)構(gòu)，及于第二區(qū)中形成第二柵極結(jié)構(gòu)，第一柵極結(jié)構(gòu)包括具有第一厚度的硅層，第二柵極結(jié)構(gòu)包括具有第二厚度的硅層；于第一及第二柵極結(jié)構(gòu)上形成層間介電層；在層間介電層上進(jìn)行化學(xué)機(jī)械研磨，化學(xué)機(jī)械研磨大抵停止在第一柵極結(jié)構(gòu)的硅層，且化學(xué)機(jī)械研磨移除第二柵極結(jié)構(gòu)的硬掩模層的一部分；自第一柵極結(jié)構(gòu)移除硅層而形成第一溝槽；形成第一金屬層以填充第一溝槽；自第二柵極結(jié)構(gòu)移除硬掩模層及硅層而形成第二溝槽；以及形成第二金屬層以填充第二溝槽。

本發(fā)明又一實(shí)施例提供一種半導(dǎo)體元件的制造方法，包括提供半導(dǎo)體基底，具有第一區(qū)及第二區(qū)；在第一區(qū)上形成第一柵極結(jié)構(gòu)，及于第二區(qū)上形成第二柵極結(jié)構(gòu)；第一與第二柵極結(jié)構(gòu)均包括形成于半導(dǎo)體基底上的高介電常數(shù)層、形成于高介電常數(shù)層上的硅層、以及形成于硅層上的硬掩模層，其中第一柵極結(jié)構(gòu)的硅層具有第一厚度，而第二柵極結(jié)構(gòu)的硅層具有第二厚度，第二厚度低于第一厚度；于第一及第二柵極結(jié)構(gòu)上形成層間介電層；在層間介電層上進(jìn)行化學(xué)機(jī)械研磨，使第一柵極結(jié)構(gòu)的硅層露出；自第一柵極結(jié)構(gòu)移除硅層以形成第一溝槽，其中第二柵極結(jié)構(gòu)的硬掩模層保護(hù)第二柵極結(jié)構(gòu)的硅層免于被移除；形成第一金屬層以填充第一溝槽；自第二柵極結(jié)構(gòu)移除硬掩模層及硅層以形成第二溝槽；以及形成第二金屬層以填充第二溝槽。

因此，本發(fā)明實(shí)施例提供元件及方法，其包括溝槽結(jié)構(gòu)，其可避免或減少于“柵極最后”工藝中形成金屬柵極所遭遇的風(fēng)險(xiǎn)。

附圖說明

圖1顯示本發(fā)明數(shù)個(gè)實(shí)施例中，在柵極最后工藝中制造半導(dǎo)體元件的方法流程圖。

圖2A-2J顯示根據(jù)圖1所述的方法制作半導(dǎo)體元件的一系列工藝剖面圖。