[發明專利]參考緩沖電路

有效

• 申請號: 200910140730.0
• 申請日: 2009-05-13
• 公開（公告）號: CN101588172A
• 公開（公告）日: 2009-11-25
• 發明（設計）人: 涂維軒;康宗弘
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;H03K19/0185
• 代理公司: 北京萬慧達知識產權代理有限公司
• 代理人: 葛 強;張一軍

技術領域

本發明有關于參考緩沖電路，更具體地，是有關于具有高驅動能力的改進參考緩沖電路。

背景技術

在模擬電路應用中，模數轉換器，特別是像管線模數轉換器(pipeline?Analog?to?Digital?Converters，pipeline?ADC)、快閃模數轉換器(Flash?ADC)及逐次逼近式寄存器模數轉換器(SuccessiveApproximation?Register?ADC，SAR?ADC)等，需要有足夠驅動能力的參考緩沖電路來提供精確的參考電壓。隨著技術的進步，電路的供電電壓設計得越來越低，因此應用如此低供電電壓的參考緩沖電路而不降低其驅動能力是一個挑戰。

圖1顯示現有參考緩沖電路100的示意圖。參考緩沖電路100由供電電壓V_DD供電，其包含緩沖級110與驅動級120。緩沖級110基于高輸入電壓V_inH與低輸入電壓V_inL分別提供高跟蹤電壓(trackingvoltage)V_GH及低跟蹤電壓V_GL，且驅動級120根據高跟蹤電壓V_GH與低跟蹤電壓V_GL來驅動以輸出高輸出電壓V_outH與低輸出電壓V_outL。更具體地，緩沖級110包含第一NMOS晶體管M1，其漏極耦接至供電電壓V_DD；以及第一PMOS晶體管M2，其漏極耦接至接地信號。第一運算放大器OP1具有兩個輸入端與一個輸出端。第一輸入端(+)用來接收高輸入電壓V_inH，第二輸入端(-)耦接至第一NMOS晶體管M1的源極，以及輸出端耦接至第一NMOS晶體管M1的柵極。第二運算放大器OP2具有類似第一運算放大器OP1的配置。第二運算放大器OP2的第一輸入端(+)是用來接收低輸入電壓V_inL，第二輸入端(-)耦接至第一PMOS晶體管M2的源極，以及輸出端耦接至第一PMOS晶體管M2的柵極。緩沖級電阻R_B耦接于第一NMOS晶體管M1的源極與第一PMOS晶體管M2的源極之間。第一運算放大器OP1通過施加高輸入電壓V_inH，將第一NMOS晶體管M1的柵極電壓鎖定于高跟蹤電壓V_GH。同樣地，第二運算放大器OP2通過低輸入電壓V_inL將第一PMOS晶體管M2的柵極電壓鎖定于低跟蹤電壓V_GL。如此，驅動級120由高跟蹤電壓V_GH與低跟蹤電壓V_GL所驅動以精確輸出高輸出電壓V_outH與低輸出電壓V_outL。

更具體地，驅動級120包含兩個MOS晶體管與一個電阻。第二NMOS晶體管M3包含耦接至供電電壓V_DD的漏極，用于接收高跟蹤電壓的柵極，以及用于輸出高輸出電壓V_outH的源極。第三PMOS晶體管M4具有耦接至接地信號的漏極，接收低跟蹤電壓V_GL的柵極，以及用于輸出低輸出電壓V_outL的源極。驅動級電阻R_D耦接于第二NMOS晶體管M3的源極與第二PMOS晶體管M4的源極之間。驅動級120也被稱為復制電路(replica?circuit)，其中高輸出電壓V_outH與低輸出電壓V_outL是用來作為提供有高驅動能力的參考電壓。

設計標準要求降低供電電壓時，低輸出電壓V_outL也降低了。低輸出電壓V_outL可能會比第二PMOS晶體管M4的柵極至源極電壓降(gate-to-source?voltage?drop)更低，這樣第二PMOS晶體管M4就會斷開，因而導致整個驅動級120停止工作。因此，需要一個增強型電路架構來克服此問題。

發明內容

為了解決低供電電壓下，電路驅動能力降低的技術問題，本發明提供一種參考緩沖電路，可以在低供電電壓下工作而不降低其驅動能力。