[發明專利]半導體器件的制作方法

有效

• 申請號: 200910140304.7
• 申請日: 2009-07-15
• 公開（公告）號: CN101834128A
• 公開（公告）日: 2010-09-15
• 發明（設計）人: 趙林林;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/66
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體制作技術領域，特別涉及在柵極刻蝕過程中的一種半導體器件的制作方法。

背景技術

隨著超大規模集成電路器件特征尺寸不斷地等比例縮小，集成度不斷地提高，對于半導體制造的關鍵工藝之一，刻蝕的要求也越來越高，柵極的刻蝕尤為關鍵，其刻蝕質量不僅決定了器件的柵極尺寸，也決定了器件的飽和漏極電流等電參數。

現有技術中半導體器件的制作工藝包括：

在半導體襯底上定義有源區；

在所述有源區之間形成淺溝槽隔離區；

依次沉積柵氧化層、柵層，所述柵氧化層覆蓋有源區及淺溝槽隔離區，柵層覆蓋柵氧化層；

刻蝕柵層，在有源區上形成柵極。

其中，所述形成淺溝槽隔離區的步驟包括：

在已定義有源區的半導體襯底上依次沉積第一氧化層和氮化層；

刻蝕所述第一氧化層、氮化層和部分半導體襯底，以在所述有源區之間形成溝槽；

在所述溝槽內沉積第二氧化層，所述第二氧化層覆蓋氮化層；

平坦化所述第二氧化層，以暴露所述氮化層，并去除所述氮化層。

根據上述，圖1為半導體襯底100上形成溝槽和柵極的結構示意圖。溝槽101填充有氧化物，與柵極103下方的柵氧化層102材料相同。

柵極的刻蝕一般利用干法刻蝕，刻蝕過程分為主刻蝕(ME)與過刻蝕(OE)。其中，主刻蝕包括采用干涉測量終點(interferometric?endpoint，IEP)檢測法確定刻蝕終點，及一個短時間過刻蝕補償過程。IEP檢測法確定在多晶硅柵極材料內刻蝕到所需的深度后終止，此時，在晶片表面只殘留了微量的柵極材料；主刻蝕中的短時間過刻蝕補償過程，為了調整IEP檢測中的過刻蝕或者刻蝕不足，過刻蝕補償過程之后晶片表面仍然會有柵極材料。而過刻蝕主要是為了去除晶片表面殘留的柵極材料，并修正多晶硅柵極的根部形狀。

隨著實際制程的改變，對溝槽深度L的要求也隨之發生變化。如原來溝槽深度要求為3400埃，而有的制程則要求溝槽深度為3500埃、3000埃等，這樣在制程調整時，溝槽深度發生變化，那么在完成淺溝槽隔離區的制作之后，如果IEP檢測仍然按照溝槽深度為3400埃時，檢測到所需的深度后刻蝕終止，然后再執行固定時間長度的過刻蝕補償過程，則此時柵極形狀出現缺陷。進一步地，發現隨著溝槽深度的變化，IEP檢測時間也隨之發生變化，然后在主刻蝕結束后，即IEP檢測時間加上4秒的過刻蝕補償過程之后，柵極形狀依次出現底部有足部(footing)201、垂直形狀202、底部有缺角(notch)203的輪廓，如圖2所示。底部為垂直形狀202的柵極輪廓為理想的柵極輪廓，而底部有足部201和缺角203的柵極輪廓，柵極尺寸與設定值不相符，脫離設定值的柵極尺寸會嚴重影響器件的性能。

IEP檢測法是用激光光源檢測薄膜厚度的變化，其原理是當激光入射薄膜表面時，在薄膜前被反射的光線與穿透該薄膜后被下層材料反射的光線相互干涉。在Δd滿足下式的條件下，可以得到干涉加強：

Δd＝λ/2n