[發明專利]具有芯片封圈的集成電路

有效

• 申請號: 200910135265.1
• 申請日: 2009-05-04
• 公開（公告）號: CN101882613A
• 公開（公告）日: 2010-11-10
• 發明（設計）人: 洪瑞國
• 申請（專利權）人: 奇景光電股份有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64;H01L23/48;H01L23/31
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 陳紅

技術領域

本發明為一種半導體裝置，特別是一種具有芯片封圈(seal?ring)的半導體裝置。

背景技術

在制造半導體裝置時，晶片在制程完畢后要切割成裸晶(die)，并封裝成芯片(chip)。而這其中最重要的就是要避免芯片中的裸晶受潮，而造成芯片失效或效能降低。已知的一個方法是以金屬形成的芯片封圈(seal?ring)，將裸晶包圍起來，用以防止受潮。但芯片在制造過程中可能會因為制造機器所產生的磁場而產生感應電流，造成芯片封圈燒毀，使得芯片的合格率降低。

發明內容

本發明所要解決的技術問題在于提供一種具有芯片封圈的集成電路，可有效避免芯片在制造過程中可能會因為制造機器所產生的磁場而產生感應電流，造成芯片封圈燒毀的問題。

本發明的一實施例為提供一種具有芯片封圈的集成電路，包括一集成電路以及一芯片封圈。該芯片封圈包圍該集成電路，包括一導電封圈以及一電阻層。該電阻層形成于導電封圈的一缺口，使該芯片封圈的電阻值不等于零。利用該電阻層就可以避免芯片封圈因為制造中機器所產生的磁場通過該芯片封圈產生過大的感應電流，而將封圈燒毀。

本發明的另一實施例提供一種具有芯片封圈的集成電路的形成方法，包括：形成一集成電路于一基板上；形成一芯片封圈，圍繞該集成電路，其中該芯片封圈具有一缺口；以及形成一電阻層于該缺口。

通過本發明，可以有效避免芯片在制造過程中可能會因為制造機器所產生的磁場而產生感應電流，并進而造成芯片封圈燒毀的問題，從而提高芯片的合格率。

附圖說明

圖1為根據本發明的具有芯片封圈的集成電路的一實施例的示意圖；

圖2為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖；

圖3為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖；

圖4為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖；

圖5為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖；

圖6為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖；

圖7為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖。

【主要組件符號說明】

11～集成電路

12～導電封圈

13、21、31、41、51、61、71～電阻層

32、52～非導電部

42、62、72～導電部

具體實施方式

下文所討論的是本發明所揭露的較佳實施例。雖然本說明書在基于本發明的精神以下列實施例說明，但是并非用以限制本發明為該些實施例。本發明所舉的實施例僅用以為本說明書的舉例說明使用，并非用以限制本發明的觀點。

圖1為根據本發明的具有芯片封圈的集成電路的一實施例的示意圖。芯片封圈包含了導電封圈(conductive?ring)12與電阻層13，用以圍繞一集成電路11。在本實施例中，集成電路11可以替換為任何相類似的半導體裝置。在本實施例中，電阻層13可能為N型井(N?well)、P型井(P?well)、N型重摻雜多晶硅(N+Poly)或P型重摻雜多晶硅(P+Poly)。利用該電阻層13就可以避免芯片封圈因為制造中機器所產生的磁場通過該芯片封圈產生過大的感應電流，而將封圈燒毀。要注意的是本實施例中，芯片封圈僅以一個電阻層13為例說明，但可將芯片封圈分為多個不連續的段，再以電阻層形成且電性連接于每兩段導體封圈之間，使的芯片封圈的電阻值增加，可承受更大的感應電流。

圖2為根據本發明的具有芯片封圈的集成電路的另一實施例的示意圖。與圖1不同處在于電阻層21是形成于導電封圈12的缺口的一側。電阻層21的長度大于導電封圈12的缺口的長度，并與導電封圈12電性連接。在另一實施例中，電阻層21可形成于導電封圈12的缺口的一側。利用該電阻層21就可以避免芯片封圈因為制造中機器所產生的磁場通過該芯片封圈產生過大的感應電流，而將封圈燒毀。要注意的是本實施例中，芯片封圈僅以一個電阻層21為例說明，但可將芯片封圈分為多個不連續的段，再以電阻層形成且電性連接于每兩段導體封圈之間，使的芯片封圈的電阻值增加，可承受更大的感應電流。