[發明專利]存儲器單元結構,存儲器件及集成電路

有效

• 申請號: 200910129917.0
• 申請日: 2009-04-01
• 公開（公告）號: CN101552275A
• 公開（公告）日: 2009-10-07
• 發明（設計）人: Y·李;M·J·維科夫斯基;D·T·布勞夫;D·M·C·賽爾韋斯特
• 申請（專利權）人: 密執安大學評議會
• 主分類號: H01L27/105
• 分類號: H01L27/105;H01L27/115;H01L29/92;H01L29/94;G11C16/10;G11C16/26
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 張雪梅;王小衡

技術領域

本發明是涉及存儲器單元結構，運用該存儲器單元結構的存儲器 件，及具有該存儲器件的集成電路。

背景技術

許多數據處理系統需求嵌入式非易失性存儲器，用于儲存通過數據 處理系統的其它邏輯部件訪問的數據。例如，集成電路可以包括一個或 多個處理電路，用于執行數據處理操作，其中那些數據處理電路耦合至 用于儲存通過那些數據處理電路使用的數據的嵌入式非易失性存儲器。

然而，例如EEPROM及閃存的常規嵌入式非易失性存儲器是昂貴的， 當與被要求用來生產集成電路的其它邏輯部件的標準互補金屬氧化物 半導體(CMOS)邏輯工藝相比較，其在制造期間需要額外掩模與工藝步 驟。因此，需要或者對于集成電路的整個管芯使用額外的掩模及工藝步 驟，或者提供芯片外的EEPROM或閃存。

然而，由J?Raszka等人在2004年IEEE國際固態電路會議(IEEE International?Solid-State?Circuits?Conference)中的文章「在0.13μm CMOS邏輯工藝中的用于安全應用的嵌入式閃存(Embedded?Flash?Memory for?Security?Applications?in?a?0.13μm?CMOS?Logic?Process)」中 描述了一種非易失性嵌入式閃存，其可使用標準CMOS邏輯工藝制成而無 需特殊掩模或額外工藝步驟。這樣的閃存的存儲器單元的每一個需要比 常規閃存更大的面積，且因此典型將適用于需要適量(而非大量)非易失 性存儲器的集成電路中。在這樣的實施例中，嵌入式閃存可使用標準 CMOS邏輯工藝制成的事實是非常有益的，因為其將明顯地降低制造的復 雜性，并且因此降低制造成本。

圖1示意地說明了在上述文章中描述的存儲器單元結構的截面。圖2 提供圖1的存儲器單元結構的簡化說明。從圖1及圖2可清楚地看到，該 CMOS非易失性存儲器單元結構具有電荷儲存在其中的浮置柵極節點 (FG)140、耦合電容器100、隧穿電容器130及PMOS讀取晶體管120。這兩 個電容器用厚氧化物MOS制成以使在該器件的整個使用壽命中泄漏減至 最少，并且制成的耦合電容器100具有的電容約為隧穿電容器130電容的 十至二十倍，從以下對編程(programming)工藝的討論中將理解這樣 做的原因。讀取晶體管120也制成為厚氧化物器件。

為了編程該存儲器單元結構，在隧穿電容器130的編程端子B?160及 耦合電容器100的編程端子T?150間建立相對較高的電壓差，約7至8伏特。 由于耦合電容器100及隧穿電容器130間的電容差，編程偏壓的大部分被 施加至隧穿電容器130，導致發生電荷隧穿，穿過隧穿電容器130的柵極 氧化物。此工藝導致電荷被儲存在浮置柵極節點140內，該電荷在編程 電壓自編程端子150、160處被移除后仍保持。若用于編程的電壓差是通 過將編程端子160置于比編程端子150更高的電壓而建立，則在編程操作 期間，將在浮置柵極節點140上建立正電荷，而若相反，相對于編程端 子160，在編程端子150上設置較大的電壓，則將在浮置柵極節點140上 建立負電荷。

在編程操作已完成后，儲存在浮置柵極節點140中的電荷可使用讀 取晶體管120讀取。在一個具體實施例中，這可通過在節點170、180間 的晶體管120兩端設置足以造成該晶體管導通的電位差，之后感測通過 讀取晶體管的電流以便檢測在浮置柵極節點140處儲存的電荷(且因此 的電壓)來達到。

如先前所述。雖然這樣的存儲器單元結構使非易失性存儲器能使用 標準CMOS制造步驟來制造，但是一個缺點是存儲器單元相對較大。在這 方面中的明顯因素是耦合電容器必須制作得相當大以產生所需的耦合 比(耦合電容器100的電容對隧穿電容器130的電容的比)，需要該耦合比 來使存儲器單元的編程按照以上概述進行。

因此希望獲得這樣的非易失性存儲器的制造益處，但該存儲器的單 獨的存儲器單元結構的尺寸要減小。

發明內容