[發明專利]一種實現基2FFT計算的FFT處理器

無效

• 申請號: 200910097236.0
• 申請日: 2009-03-27
• 公開（公告）號: CN101847137A
• 公開（公告）日: 2010-09-29
• 發明（設計）人: 韓少男;何文濤;桂瓊;李曉江
• 申請（專利權）人: 杭州中科微電子有限公司
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 杭州杭誠專利事務所有限公司 33109
• 代理人: 王鑫康

技術領域

本發明屬于信號處理領域，涉及FFT處理器結構，具體涉及基2FFT處理器的硬件實現方法。

背景技術

快速傅立葉變換FFT在圖形處理，信號分析，數字信號處理，GPS衛星定位，醫學圖象處理，物理學、數論、組合數學、信號處理、概率論、統計學、密碼學、聲學、光學、海洋學、結構動力學等領域都有著廣泛的應用。由于用硬件實現FFT有軟件不可比擬的速度優勢。通常，用基2FFT算法來處理長度為2ⁿ信號的FFT運算。N點基2的快速傅立葉變換因為其廣泛的用途和自身的特殊性，要求其硬件實現的運算速度快，并且要兼顧硬件面積，兩者之間必須有良好的均衡。

為解決上述技術問題，現有技術中，如2009年1月28日公開的，公開號為200810046075.8，名稱為“一種蝶形運算FFT處理器”的中國發明專利，公開了一種用CORDIC旋轉算法實現的基4FFT運算方法。該方法通過12階旋轉運算才能完成一次復數乘法運算。如果再加上此后進行的復數加減法運算，需要13個時鐘周期才能完成一次蝶形運算，這很難滿足FFT處理器工作頻率較高的要求。該發明方法為了避免復數乘法運算而采用復雜的控制邏輯，用于硬件實施復雜的控制邏輯必然要增加額外的硬件成本，從而導致該電路結構的IC芯片面積加大。

發明內容

本發明的目的是為了克服現有技術的缺陷，在分析算法特點的基礎上作了研究和改進，提出一種基2FFT算法的FFT處理硬件電路結構及其實現方法，實現了運算速度和硬件面積的有效均衡，并將蝶形運算單元的電路結構移植到其他2ⁿ點的多點FFT運算硬件結構中，一一得以實現。

本發明目的是通過以下的技術方案來實現。

一種實現基2FFT計算的FFT處理器，包括地址映射單元，其在于還包括：

(1)基2的N點的FFT處理器由1～log₂N級組成，N為FFT運算點數；

(2)第1、2級為單列的一類復用模塊，第1、第2兩級復用單列的一類復用模塊；

(3)單列的一類復用模塊中包含有一個簡化型碟形運算單元；

(4)第3～第log₂N級的{(log₂N)-2}級復用的另一類復用模塊；

(5)另一類復用模塊中包含有一個改進型碟形運算單元；

(6)每級采用一種同址運算結構。

所述第1、2級單列的一類復用模塊中的簡化型碟形運算單元，其蝶形運算僅為加法運算。第1、2級旋轉因子簡單，不用復數乘法運算，將第1、2兩級獨立出來，僅用加法運算即可以完成蝶形運算，而且第1、2級復用該單列的一類復用模塊，和不單列、不復用的碟形運算單元相比，減少了硬件芯片面積，并能提高工作頻率。與已有技術將第1、2級與第3、……、log₂N作為一類進行復用相比，減少了完成FFT運算所需的時鐘周期。

所述第1、2級單列的復用結構為復用模塊，該復用模塊的電路結構是一個碟形運算單元，它包括兩個加法器、兩個寄存器以及一個多路選擇器；兩個輸入信號端與兩個加法器的一個輸入端相連接，每個加法器的輸出端連接到對應的一個寄存器，并使各寄存器的輸出通過一個多路選擇器反饋到對應加法器的另一個輸入端，該單列的一類復用模塊的電路結構能夠實現加法運算和碟形運算相結合的運算，與將加法和碟形運算的加減法分開運算相比，能使硬件電路芯片的面積縮小。

所述第3～第log₂N級復用的另一類復用模塊，該復用模塊為一個獨立的硬件；第3～log₂N級的每一級的旋轉因子為復數，各級的碟形運算都有復數乘法運算，每級所需的硬件電路結構相同，各級碟形運算都復用這一級獨立的硬件，第3～第log₂N級的每一級復用該另一類復用模塊是通過狀態機控制多路選擇器來實現數據輸入和旋轉因子的選擇控制，從而完成第3～第log₂N各級的運算，該復用結構和不復用相比，簡化了地址映射單元的結構，減少了硬件芯片面積。

所述另一類復用模塊中的改進型碟形運算單元的電路結構包括一個乘法器、兩個加法器、兩個寄存器以及一個多路選擇器；乘法器的輸出和兩個加法器的一個輸入端相連接，每個加法器的輸出端連接到對應的一個寄存器，并使各寄存器的輸出通過一個多路選擇器反饋到對應加法器的另一個輸入端；該復用模塊結構實現復數乘法和碟形運算相結合的運算，與將復數乘法和碟形運算的加減法分開的其他算法相比，能使硬件電路芯片的面積成倍縮小。