[發明專利]一種實現基2FFT計算的FFT處理器

無效

• 申請號: 200910097236.0
• 申請日: 2009-03-27
• 公開（公告）號: CN101847137A
• 公開（公告）日: 2010-09-29
• 發明（設計）人: 韓少男;何文濤;桂瓊;李曉江
• 申請（專利權）人: 杭州中科微電子有限公司
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 杭州杭誠專利事務所有限公司 33109
• 代理人: 王鑫康

1.一種實現基2FFT計算的FFT處理器包括地址映射單元，其特征在于，還包括：

(1)基2的N點的FFT處理器由1～log₂N級組成，N為FFT運算點數；

(2)第1、2級為單列的一類復用模塊，第1、第2兩級復用單列的一類復用模塊；

(3)單列的一類復用模塊中包含有一個簡化型碟形運算單元；

(4)第3～第log₂N級的{(log₂N)-2}級復用的另一類復用模塊；

(5)另一類復用模塊中包含有一個改進型碟形運算單元；

(6)每級采用一種同址運算結構。

2.根據權利要求書1所述的一種實現基2FFT計算的FFT處理器，其特征在于，所述第1、2級單列的一類復用模塊中的簡化型碟形運算單元，其蝶形運算僅為加法運算；

第1、2級旋轉因子簡單，不用復數乘法運算，將第1、2兩級獨立出來，僅用加法運算就能完成蝶形運算，而且第1、2級復用該單列的一類復用模塊，和不單列、不復用的碟形運算單元相比，減少了硬件芯片面積，并能提高工作頻率。

3.根據權利要求書1或2所述的一種實現基2FFT計算的FFT處理器，其特征還在于，所述單列的的一類復用模塊中的簡化型碟形運算單元的電路結構包括兩個加法器、兩個寄存器以及一個多路選擇器；兩個輸入信號端與兩個加法器的一個輸入端相連接，每個加法器的輸出端連接到對應的一個寄存器，并使各寄存器的輸出通過一個多路選擇器反饋到對應加法器的另一個輸入端；該單列的一類復用模塊的電路結構能夠實現加法運算和碟形運算相結合的運算，與將加法和碟形運算的加減法分開運算相比，能使硬件電路芯片的面積縮小。

4.根據權利要求書1所述的一種實現基2FFT計算的FFT處理器，其特征還在于，所述第3～第log₂N級復用的另一類復用模塊，該復用模塊為一個獨立的硬件；第3～log₂N級的每一級的旋轉因子為復數，各級的碟形運算都有復數乘法運算，每級所需的硬件電路結構相同，各級碟形運算都復用這一級獨立的硬件，第3～第log₂N級的每一級復用該另一類復用模塊是通過狀態機控制多路選擇器來實現數據輸入和旋轉因子的選擇控制，從而完成第3～第log₂N各級的運算，該復用結構和不復用相比，簡化了地址映射單元的結構，減少了硬件芯片面積。

5.根據權利要求書1或4所述的一種實現基2FFT計算的FFT處理器，其特征還在于，所述另一類復用模塊中的改進型碟形運算單元的電路結構包括一個乘法器、兩個加法器、兩個寄存器以及一個多路選擇器；乘法器的輸出和兩個加法器的一個輸入端相連接，每個加法器的輸出端連接到對應的一個寄存器，并使各寄存器的輸出通過一個多路選擇器反饋到對應加法器的另一個輸入端；該復用模塊結構實現復數乘法和碟形運算相結合的運算，與將復數乘法和碟形運算的加減法分開的其他算法相比，能使硬件電路芯片的面積成倍縮小。

6.根據權利要求書1或2或3或4所述的一種實現基2FFT計算的FFT處理器，其特征還在于，所述同址運算結構是在輸入數據進行一次地址映射變換之后，以后同類各級結構相同，通過簡單的復用完成地址映射的運算結構；同類每級采用一種同址運算結構，其優勢在于每級結構相同，硬件的復雜度得以降低。

7.根據權利要求書5所述的一種實現基2FFT計算的FFT處理器，其特征還在于，所述同址運算結構是在輸入數據進行一次地址映射變換之后，以后同類各級結構相同，通過簡單的復用完成地址映射的運算結構；同類每級采用一種同址運算結構，其優勢在于每級結構相同，硬件的復雜度得以降低。

8.根據權利要求書1或7所述的一種實現基2FFT計算的FFT處理器，其特征還在于，所述同址運算結構為采用按時間抽取算法的通用性運算結構，蝶形運算采用包括一個乘法器、兩個加法器、兩個寄存器以及一個多路選擇器的改進型碟形運算單元作流水運算，得到規格化的運算結果，完成一次蝶形運算花費6個系統時鐘周期，增加或減少運算點數N只需要增加存儲空間和地址發生器位數。