[發明專利]平面工藝的三維集成電路

有效

• 申請號: 200910086878.0
• 申請日: 2009-06-10
• 公開（公告）號: CN101635298A
• 公開（公告）日: 2010-01-27
• 發明（設計）人: 王釗;田文博;尹航
• 申請（專利權）人: 北京中星微電子有限公司
• 主分類號: H01L27/00
• 分類號: H01L27/00
• 代理公司: 北京億騰知識產權代理事務所
• 代理人: 陳 霽

技術領域

本發明涉及模擬集成電路，尤其涉及節省芯片面積的三維集成電路。

背景技術

現有的集成電路多數是平面結構的二維集成電路，在二維集成電路中 各單元器件一個接一個地分布于同一平面上，因此二維集成電路既影響電 路工作速度又占用過多集成電路芯片面積。

為了提高集成電路的集成度和工作速度，三維集成電路營運而生。三 維集成電路(three?dimensional?integrated?circuit)又稱立體集成電 路，是具有多層器件結構的集成電路。三維集成電路的多層器件重疊結構 成倍地提高了芯片集成度。

目前實現三維集成電路的方法通常是在不同Wafer(晶圓，晶園)上光刻 形成電路，再通過特殊工藝將該不同晶圓鍵和在一起。此種方法，工藝相 對復雜且成本較高。

目前存在4英寸、6英寸、8英寸、12英寸等晶圓生產線，所述英寸是 指晶圓的直徑。對于一定工藝生產線，其晶圓面積是固定的。在光刻步數 相同的情況下，每單個芯片成本由芯片面積決定。在相同面積的晶圓上， 如果芯片面積越小，則生產出來的芯片數越多，單個芯片的成本就越低。 并且每單個芯片面積越小，則晶圓上芯片的良率越高，因此同一片晶圓上 的有效芯片數就越多。因此對于具有相同功能的集成電路芯片，減小芯片 面積是降低芯片成本的有效手段。

發明內容

本發明提供了一種平面工藝的三維集成電路，目的是減小集成電路芯 片面積，進而降低集成電路成本。

在第一方面，本發明提供了一種集成電路，包括同一晶圓上的第一器 件和第二器件。該集成電路具有多個層次，且該集成電路的第一器件和第 二器件位于所述多個層次中的兩層或兩層以上，以便該第一器件和第二器 件處于不同層次，則該第一器件與第二器件共享區域。

在第二方面，本發明提供了一種集成電路，包括同一晶圓上的第一器 件和第二器件。所述集成電路具有多個層次，且所述第一器件P型區域或 作為P型電阻的第一器件與第二器件N型區域或作為N型電阻的第二器件 處于同一層次不同深度，且該第一器件P型區域或作為P型電阻的該第一 器件的最高電位低于該第二器件N型區域或作為N型電阻的該第二器件的 最低電位，則該第一器件與該第二器件共享區域。

在第三方面，本發明提供了一種形成于同一晶圓上的集成電路，包括 第一器件和第二器件。該第一器件所在區域在所述晶圓上的投影與該第二 器件所在區域在所述晶圓上的投影相互重疊。

本發明充分利用了不同類型器件在空間層次上可以重疊的特性。通過 將不同層次器件共享區域，以及將滿足特定條件的同一層次不同深度器件 共享區域，進而在同一片晶圓上實現多層器件結構。本發明大大節省了芯 片面積，降低了芯片成本，特別適用于各種模擬電路中。

附圖說明

下面將參照附圖對本發明的具體實施方案進行更詳細的說明，在附圖 中：

圖1是本發明的高匹配度的Poly電阻與Nwell電阻共享區域示意圖；

圖2是本發明的不要求匹配度的Poly電阻與Nwell電阻共享區域示意 圖；

圖3是本發明的一種偏置電流產生電路；

圖4是P+電阻與Nwell電阻共享區域截面圖；

圖5是Poly電阻與NMOS晶體管共享區域截面圖；

圖6是Poly電阻與PMOS晶體管共享區域截面圖；

圖7是倒寬長比的蛇形NMOS晶體管；

圖8是Poly電阻與NMOS晶體管共享區域示意圖；

圖9是本發明的另一種偏置電流產生電路；

圖10是Nwell電阻與NMOS晶體管共享區域截面圖；

圖11是Pwell電阻與PMOS晶體管共享區域截面圖；

圖12是NMOS晶體管與PNP雙極型晶體管共享區域截面圖；

圖13是PMOS晶體管與NPN雙極型晶體管共享區域截面圖；

圖14是修調單元與電容共享區域示意圖。

具體實施方式