[發(fā)明專利]基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算的裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 200910085104.6
• 申請(qǐng)日: 2009-06-01
• 公開（公告）號(hào): CN101561753A
• 公開（公告）日: 2009-10-21
• 發(fā)明（設(shè)計(jì)）人: 王迪興
• 申請(qǐng)（專利權(quán)）人: 王迪興
• 主分類號(hào): G06F7/50
• 分類號(hào): G06F7/50;G06F7/505
• 代理公司: 北京三友知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 任默聞

技術(shù)領(lǐng)域

本發(fā)明屬于數(shù)據(jù)處理技術(shù)領(lǐng)域，具體涉及一種基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算 的多功能一體化裝置。

背景技術(shù)

代表數(shù)據(jù)處理先端技術(shù)的計(jì)算機(jī)自40年代問世以來，一直沿襲著馮·諾 依曼機(jī)的體系結(jié)構(gòu)，其主要特點(diǎn)是：第一，程序內(nèi)存、串行處理；第二，存 儲(chǔ)地址與存儲(chǔ)內(nèi)容分開；第三，只能被動(dòng)執(zhí)行確定程序。50多年來，盡管計(jì) 算機(jī)技術(shù)取得了突飛猛進(jìn)的發(fā)展，但人們也越來越深刻地感受到傳統(tǒng)計(jì)算機(jī) 體系結(jié)構(gòu)所帶來的限制。由于其硬件功能本質(zhì)上只有移位和相加兩種操作， 所以相對(duì)于數(shù)值運(yùn)算，軟件算法與硬件結(jié)構(gòu)及功能比較協(xié)調(diào)，但當(dāng)擴(kuò)展到非 數(shù)值應(yīng)用方面，軟硬件就不那么協(xié)調(diào)，其中主要原因在于數(shù)據(jù)或知識(shí)在儲(chǔ)存 時(shí)互不相關(guān)，必須通過地址才能互相溝通，且這種溝通還不能超越線性二值 邏輯限制，在進(jìn)行邏輯推理時(shí)亦具有很大的局限性——不能進(jìn)行逆向邏輯推 理。因二值邏輯是最簡(jiǎn)形式化系統(tǒng)，它必須把所有的問題都轉(zhuǎn)化為邏輯無窮 小的和，然后一項(xiàng)一項(xiàng)地在一個(gè)邏輯層次上進(jìn)行處理。但智能是系統(tǒng)的宏觀 效應(yīng)，其多路輸入信息有時(shí)需同時(shí)并行交互作用，即需多值或多邏輯層次并 行轉(zhuǎn)換或運(yùn)算，數(shù)據(jù)之間需基于互為因果及邏輯可逆關(guān)系交互作用，而不能 都象二值邏輯那樣完全用二值、或二叉樹來表達(dá)。客觀現(xiàn)實(shí)是在好壞與有無 中間，具有無限的中間狀態(tài)。這就迫切要求計(jì)算機(jī)能突破傳統(tǒng)二值邏輯設(shè)計(jì) 思路，既只有0或1兩種狀態(tài)，或好或壞、或有或無，沒有中間狀態(tài)值的現(xiàn) 狀。說明信息時(shí)代的飛速發(fā)展及現(xiàn)代科學(xué)技術(shù)的發(fā)展，對(duì)計(jì)算機(jī)提出了越來 越多、越來越高的要求，如并行、運(yùn)算、交換與控制功能一體化，且能雙向 并行讀寫操作。

本發(fā)明將00102757.3號(hào)及W099/03046號(hào)專利作現(xiàn)有技術(shù)合并于此。

發(fā)明內(nèi)容

本發(fā)明的目的，是提出一種基于二值態(tài)實(shí)現(xiàn)多值態(tài)、多種進(jìn)制、多功能 一體化的運(yùn)算裝置。基于加、減運(yùn)算關(guān)系實(shí)現(xiàn)邏輯可逆，并以此為基礎(chǔ)實(shí)現(xiàn) 運(yùn)算、交換及控制功能一體化。

一種基于二值態(tài)實(shí)現(xiàn)多值運(yùn)算的裝置，其特征在于，所述裝置包括：

選通陣列，所述選通陣列由選通元件按n行×m列結(jié)構(gòu)形式組成，每個(gè) 選通元件具有至少兩個(gè)輸入腳及至少一個(gè)輸出腳；同一行上的選通元件的一 個(gè)輸入腳連接在一起形成一個(gè)行輸入接點(diǎn)，同一列上的選通元件的第二個(gè)輸 入腳連接在一起形成一個(gè)列輸入接點(diǎn)，各行的行輸入接點(diǎn)之間具有不同的輸 入值態(tài)，各列的列輸入接點(diǎn)之間亦具有不同的輸入值態(tài)，且每個(gè)選通元件的 輸入值態(tài)與其在陣列中所處的位置具有對(duì)應(yīng)關(guān)系，行輸入接點(diǎn)的輸入值態(tài)取 值范圍為0至(n-1)，列輸入接點(diǎn)的輸入值態(tài)取值范圍為0至(m-1)； 所述這些選通元件的每個(gè)輸出腳也具有輸出值態(tài)，每個(gè)選通元件的輸出值態(tài) 與其輸入值態(tài)之間具有預(yù)設(shè)的運(yùn)算關(guān)系，將運(yùn)算輸出值態(tài)相同的選通元件的 輸出腳通過一隔離電路連接在一起作為一個(gè)輸出接點(diǎn)，輸出接點(diǎn)的輸出值態(tài) 取值范圍為0至(n+m-1)；而輸出值態(tài)是通過選通元件的選通來確定輸出 的；

輸出值態(tài)是輸入值態(tài)的差和/或輸入值態(tài)的和；

至少1個(gè)行譯碼單元，所述的行譯碼單元各具有n個(gè)輸出腳，每個(gè)輸出 腳對(duì)應(yīng)連接于所述選通陣列的左側(cè)行輸入接點(diǎn)中的一個(gè)，用于將二進(jìn)制輸入 值譯碼輸出到所述選通陣列中對(duì)應(yīng)的行輸入接點(diǎn)上；

至少1個(gè)列譯碼單元，所述的列譯碼單元各具有m個(gè)輸出腳，每個(gè)輸出 腳對(duì)應(yīng)連接于所述選通陣列的上側(cè)列輸入接點(diǎn)中的一個(gè)，用于將二進(jìn)制輸入 值譯碼輸出到所述選通陣列中對(duì)應(yīng)的列輸入接點(diǎn)上；

其中，每個(gè)行譯碼單元和列譯碼單元都連接一個(gè)雙口RAM，通過三層疊 加形成四入八出12個(gè)端口；所述雙口RAM連接著端機(jī)及命令寄存器，所述 命令寄存器控制雙口RAM對(duì)選通陣列讀寫操作，進(jìn)行運(yùn)算、交換與控制，對(duì) 端機(jī)或外設(shè)進(jìn)行讀寫操作。

上述譯碼器連接進(jìn)制設(shè)定電路、連接雙口RAM既可做一計(jì)算、交換及控 制功能單元，一加兩減三層疊加體現(xiàn)邏輯可逆性及多功能一體化。

本發(fā)明的主要基本特點(diǎn)是讀寫算可通過一條指令在一個(gè)操作周期中完 成，然后用于并行運(yùn)算、并行交換、并行控制；用于并行總線；用于多對(duì)象 海量數(shù)據(jù)庫管理；用于多對(duì)象軟硬件資源管理。另外是實(shí)現(xiàn)雙向并行運(yùn)算、 雙向并行交換、雙向并行控制。

附圖說明