[發明專利]提高浮柵擦除效率的方法

有效

• 申請號: 200910083467.6
• 申請日: 2009-05-06
• 公開（公告）號: CN101882576A
• 公開（公告）日: 2010-11-10
• 發明（設計）人: 李勇;劉艷;周儒領;黃淇生;詹奕鵬
• 申請（專利權）人: 中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/283
• 分類號: H01L21/283;H01L21/31;H01L21/8247
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體制造技術領域，特別涉及一種提高浮柵擦除效率的方法。

背景技術

目前，在70納米分離柵閃存(Split-Gate?Flash)技術的發展中，存儲單元區浮柵(Floating?Gate，FG)的擦除效率較低，如具有13伏的擦除電壓，5秒的擦除時間。提高擦除效率越來越成為高端分離柵極閃存制程中的關鍵技術。

圖1a至圖1d示出了現有技術中存儲單元區制作流程的剖面示意圖。

首先，如圖1a所示，在半導體襯底100上依次形成FG氧化層101、FG多晶硅層102、氧化層-氮化層-氧化層(ONO)介質層103、控制柵(Control?Gate，CG)多晶硅層104、CG氮化硅層105、CG氧化硅層106、CG氮化硅硬掩膜層107，然后在形成的頂層CG氮化硅硬掩膜層107上涂布光阻膠，(所述光阻膠未示出)。并圖案化該光阻膠，以該圖案化的光阻膠為掩膜，依次刻蝕CG氮化硅硬掩膜層107、CG氧化硅層106、CG氮化硅層105、CG多晶硅層104和ONO介質層103，形成兩個CG。

接下來，如圖1b所示，在每個CG的兩側形成CG側壁層108，該CG側壁層為氧化層-氮化層(ON)結構。

如圖1c所示，以上述CG側壁層108和CG為掩膜，刻蝕FG多晶硅層102，形成FG。

最后，如圖1d所示，在CG側壁層108和FG的外側依次形成氧化層109、沉積多晶硅膜，所述多晶硅膜最終將形成擦除柵(Erase?Gate，EG)110，(圖1d中只示出兩個FG之間的EG)。所述氧化層109用于隔離FG和EG。在兩個CG之間的半導體襯底100上通過離子注入的方法形成公共源(Common?Source)111。

根據上述流程所形成的結構，擦除效率比較低，FG與EG之間的電場情況決定了擦除效率，所以現有FG和EG的相對位置及FG的形狀是導致擦除效率較低的主要因素。

發明內容

有鑒于此，本發明解決的技術問題是：現有浮柵的擦除效率較低的問題。

為解決上述技術問題，本發明的技術方案具體是這樣實現的：

本發明公開了一種提高浮柵擦除效率的方法，該方法包括：

在半導體襯底上依次形成浮柵FG氧化層、FG多晶硅層、氧化層-氮化層-氧化層ONO介質層、控制柵CG多晶硅層、CG氮化硅層、CG氧化硅層、CG氮化硅硬掩膜層；

在所述CG氮化硅硬掩膜層上涂布光阻膠，并圖案化該光阻膠，以該圖案化的光阻膠為掩膜，依次刻蝕所述CG氮化硅硬掩膜層、CG氧化硅層、CG氮化硅層、CG多晶硅層和ONO介質層，形成兩個CG；

在每個CG的兩側形成CG側壁層；

在所述CG側壁層的外側形成一犧牲層；

以所述CG側壁層、犧牲層以及CG為掩膜，刻蝕FG多晶硅層，形成FG；

去除所述犧牲層；

在CG側壁層和FG的外側依次形成氧化層、沉積多晶硅膜，所述多晶硅膜最終將形成擦除柵EG。

所述FG和EG在水平方向上是部分重疊的。

所述FG與EG在水平方向上的重疊部分在10埃至90埃之間。

所述犧牲層與FG多晶硅層的刻蝕選擇比小于1∶3。

所述犧牲層采用氧化層。

所述犧牲層采用聚合物polymer。

所述犧牲層采用稀氫氟酸清洗。

由上述的技術方案可見，本發明在存儲單元區制作流程中加入了犧牲層，并且犧牲層在形成CG側壁層之后加入，在刻蝕形成FG之后將犧牲層清除掉，因此FG露出伸向EG的比較尖的尖角，FG和EG之間也有一部分重疊，由于這比較尖的尖角大大增加了FG和EG之間的電場，有效增大了擦除效率；另外，FG與EG之間的重疊可以有效降低浮柵的擦除電壓，從而有效增加擦除效率。

附圖說明

圖1a至1d為現有技術中存儲單元區制作流程的剖面示意圖。

圖2a至圖2e示出了本發明存儲單元區制作流程的剖面示意圖。

圖3a和3b為FG與EG在水平方向上部分重疊的示意圖。

具體實施方式

為使本發明的目的、技術方案、及優點更加清楚明白，以下參照附圖并舉實施例，對本發明進一步詳細說明。

為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。當然本發明并不局限于該具體實施例，本領域內的普通技術人員所熟知的一般的替換無疑地涵蓋在本發明的保護范圍內。