[發明專利]一種提高掃描鏈測試覆蓋率的方法和裝置

有效

• 申請號: 200910080959.X
• 申請日: 2009-03-30
• 公開（公告）號: CN101515479A
• 公開（公告）日: 2009-08-26
• 發明（設計）人: 張浩
• 申請（專利權）人: 北京中星微電子有限公司
• 主分類號: G11C29/14
• 分類號: G11C29/14
• 代理公司: 北京國昊天誠知識產權代理有限公司
• 代理人: 顧惠忠

技術領域

本發明涉及存儲器測試技術領域，特別地，涉及一種提高掃描鏈測試覆蓋 率的方法和裝置。

背景技術

集成電路為了保證生產產品的正確，需要用測試向量(test?pattern)測試 是否存在制造缺陷。所謂測試向量，就是在測試時，加載到集成電路芯片的測 試激勵。測試向量主要分為：用于測試芯片內只讀存儲器的測試向量(ROM BIST?Pattern)，用于測試芯片內隨機存取器的測試向量(RAM?BIST?Pattern) 和掃描鏈測試向量(Scan?Pattern)。

其中，掃描鏈由多個寄存器構成，通過自動測試向量生成工具(Auto?Test Pattern?Generation，ATPG)控制所述多個寄存器中的存儲值，從而形成掃描鏈 測試向量。

具體地說，掃描鏈芯片測試過程主要包括以下步驟：

S1，驅動測試芯片進入掃描測試模式(shift模式)，在此模式下，通過 ATPG向寄存器中灌入相應的測試向量，形成掃描鏈；

S2，測試芯片進入捕獲模式(capture模式)，在此模式下，測試向量通過 寄存器，作用到與所述寄存器所連接的組合邏輯上，換句話說，測試向量開始 在測試芯片的組合邏輯電路中傳輸；并且將測試向量對組合邏輯的運算結果鎖 存到相應的寄存器內；

S3，測試芯片再次進入shift模式，將上述運算結果平移輸出；并且，比 較寄存器中的輸出結果與期望響應，根據比較結果判斷是否檢測到錯誤。

但是，在上述步驟S2中，當測試向量作用到組合邏輯電路后，可能要與 另外一個控制信號共同作為某個與門的輸入信號，而現實的情況是，在掃描模 式下，該控制信號有可能被置為保持低電平0的狀態，從而使得該與門的輸出 也為零，進而導致組合邏輯的輸出不能被D觸發器捕捉到。因此，在capture 模式下，無法完成捕捉功能。

由此可見，現有技術存在的問題是，由于在掃描模式下，有些控制信號被 置為零而導致輸入的測試向量作用于組合邏輯后，輸出的測試結果無法被檢測 到，使得某些邏輯不可測，從而降低掃描鏈測試的邏輯覆蓋率，進而導致芯片 的整體測試覆蓋率低。

發明內容

本發明的目的在于提供一種提高掃描鏈測試覆蓋率的方法和裝置，以解決 現有技術由于在capture模式下無法完成捕捉功能而降低測試的邏輯覆蓋率， 進而導致芯片的整體測試覆蓋率低的問題。

為了解決上述問題，本發明公開了一種提高掃描鏈測試覆蓋率的方法，所 述掃描鏈由多個寄存器串接而成，包括：

連接掃描模式下被置為零的存儲器內建自測試(memory?Built-in?Self?Test， memory?BIST)控制信號的輸入端到掃描鏈中的某一寄存器上；

輸入測試向量生成工具產生的掃描測試向量給包括所述某一寄存器的掃 描鏈，測試組合邏輯；

比較所述組合邏輯的測試響應和邏輯期望值。

優選的，所述memory?BIST控制信號為內建自測試選擇(BIST_select)信 號、內建自測試執行(BIST_run)信號或內建自測試結果使能(BIST_result_en) 信號。

優選的，所述某一寄存器為掃描鏈中的任意一個寄存器。

優選的，所述測試向量生成工具為自動測試向量生成工具ATPG。

對應上述方法，本發明還公開了一種提高掃描鏈測試覆蓋率的裝置，所述 掃描鏈由多個寄存器串接而成，各寄存器具有接收測試向量生成工具產生的掃 描測試向量的端口，包括：

與所述掃描鏈中的某一寄存器連接的memory?BIST控制信號單元，該 memory?BIST控制信號單元存儲掃描模式下被置為零的BIST控制信號；

輸出端與所述memory?BIST控制信號單元的輸出端作為同一與門輸入端 的組合邏輯；

輸出所述組合邏輯掃描測試結果的所述與門。

優選的，所述memory?BIST控制信號單元還可以包括：BIST_select信號 單元、BIST_run信號單元或BIST_result_en信號單元等。

優選的，所述某一寄存器為所述掃描鏈中的任意一個寄存器。

優選的，所述測試向量生成工具為自動測試向量生成工具ATPG。

與現有技術相比，本發明具有以下優點：