[發(fā)明專(zhuān)利]基于FPGA的寬帶數(shù)字下變頻器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200910078867.8
• 申請(qǐng)日: 2009-03-04
• 公開(kāi)（公告）號(hào): CN101827055A
• 公開(kāi)（公告）日: 2010-09-08
• 發(fā)明（設(shè)計(jì)）人: 李和平;王巖飛
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)科學(xué)院電子學(xué)研究所
• 主分類(lèi)號(hào): H04L27/00
• 分類(lèi)號(hào): H04L27/00;H04B1/00
• 代理公司: 中科專(zhuān)利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 周長(zhǎng)興

1.一種基于FPGA的寬帶數(shù)字下變頻器，由一片F(xiàn)PGA實(shí)現(xiàn)一路信號(hào)的數(shù)字下變頻；FPGA內(nèi)部包括數(shù)據(jù)抽取、多相濾波、內(nèi)插、混頻和基帶輸出功能模塊；

多路并行數(shù)據(jù)進(jìn)入FPGA后，首先對(duì)該多路并行數(shù)據(jù)進(jìn)行抽取，抽取間隔D為大于1的正整數(shù)，由FPGA內(nèi)部的數(shù)據(jù)抽取模塊對(duì)抽取后輸入的數(shù)據(jù)流進(jìn)行重整，分到d個(gè)支路，d的取值為大于1的正整數(shù)；每個(gè)支路按照抽取因子D進(jìn)行抽取；

通過(guò)抽取后，數(shù)據(jù)率降低了D倍，多相濾波模塊在低速環(huán)節(jié)對(duì)降低了D倍的輸入數(shù)據(jù)進(jìn)行濾波處理，以實(shí)現(xiàn)輸入信號(hào)的抗混迭濾波和抗鏡像濾波；

d個(gè)支路的輸出進(jìn)行d′倍內(nèi)插，內(nèi)插因子為0；

將進(jìn)行d′倍內(nèi)插的數(shù)據(jù)由混頻塊進(jìn)行混頻和綜合后，得到基帶復(fù)信號(hào)，對(duì)基帶復(fù)信號(hào)的實(shí)部和虛部進(jìn)行分離以輸出兩路正交I和Q信號(hào)。

2.根據(jù)權(quán)利要求1所述的基于FPGA的高效寬帶數(shù)字下變頻器，其中，所述的抽取為先抽取、后內(nèi)插，以實(shí)現(xiàn)信號(hào)的帶寬匹配接收。

3.根據(jù)權(quán)利要求1所述的基于FPGA的高效寬帶數(shù)字下變頻器。其中，所述的多相濾波模塊用脈動(dòng)結(jié)構(gòu)實(shí)現(xiàn)。