[發明專利]高電源抑制比低失調的基準源電路

有效

• 申請號: 200910060378.X
• 申請日: 2009-08-19
• 公開（公告）號: CN101799699A
• 公開（公告）日: 2010-08-11
• 發明（設計）人: 武國勝;吳召雷;黃俊維
• 申請（專利權）人: 四川和芯微電子股份有限公司
• 主分類號: G05F3/30
• 分類號: G05F3/30
• 代理公司: 成都天嘉專利事務所(普通合伙) 51211
• 代理人: 徐豐

技術領域

本發明涉及微電子集成電路領域，尤其是一種高電源抑制比低失調的帶隙基準 源電路。

背景技術

在混合集成電路設計中，片內集成的高性能基準源不可或缺。隨著微電子技術 的發展，數模混合集成電路對基準源的要求越來越苛刻，特別是在電源抑制、失調 方面的要求越來越高。

現有的高電源抑制比電路，一般采用如圖1所示的形式，該電路電源抑制比只 能做到90dB左右，而且反饋電路在節點V1和V2處引入較大的失調電壓。

圖1中所示電路的連接關系為：M9和M10的源極相連，并接到電源VDD上；M9 的柵漏短接，并與M10的柵極相連，M10的漏極接VREF，為基準提供電源，M9的漏 極與M8的漏極相連；三極管Q1基極和集電極，三極管Q3的基極和集電極，三極管 Q2的基極和集電極都連到地GND上；Q3的發射極接在節點V1上，Q1的發射極與電 阻RR1一端相接，而電阻RR1的另一端和節點V2相接，Q2的發射極與電阻RR2一端 相連，電阻RR2另一端接輸出VOUT；MP1、MP2、MP3、M6的柵極和源極分別接到節 點V2和VREG上，MP1柵漏短接，MP2漏極接節點V1、MP3漏極接輸出節點VOUT；M6 的漏極和M7的柵漏相接，并且M7的源極接地；M5的源和柵分別接在節點VREG和 V1上，其漏極和M4的源極相接；M2和M6的柵極相連并接到M7的柵極，其源極均 接地；M2的漏極和M1的源極相接；M4的漏極和M1的漏極相連并與M3的柵極相接， 它們的柵極分別由偏置VB1和VB0提供，VB1和VB0由恰當的偏置電路提供；M3管 的源漏分別接到節點VREG和地。

圖1所示的現有高電源抑制比基準電路的實現方法中，如果考慮反饋電路的失 調，基準電壓源的輸出可以表示為：VREF＝Vbe+(ΔVbe+Vos)(RR2/RR1)，其中ΔVbe 為三極管Q1和Q3基極和發射極電壓差的差值，Vbe為三極管Q2的基極和發射極電 壓差，Vos為反饋電路的失調電壓。在設計拙劣的反饋電路中，該失調電壓會比較 大，因此影響電路的性能，設計低失調的反饋電路會增加該方法的難度，而且該方 法基準電路對電壓VREG敏感，這限制了電路的電源抑制比的提高。

發明內容

本發明為解決上述技術問題，提供了高電源抑制比低失調的帶隙基準源電路， 該電路適合用于標準CMOS工藝制造。

本發明的技術方案如下：

高電源抑制比低失調的帶隙基準源電路，其特征在于：設置有一個隔離單元， 用于消除基準源電壓變化和反饋電路失調電壓對基準源電路的影響，所述隔離單元 位于電流放大器的輸出端、輸入端與正溫度系數電流源的端口之間；所述反饋電路 的輸入端位于隔離單元和電流放大器之間，用于屏蔽反饋電路失調對正溫度系數電 流源的影響。

所述帶隙基準源電路包括預調節電路、反饋電路和帶隙基準，預調節電路的輸 出為帶隙基準的電壓源，反饋電路通過帶隙基準中的電壓反饋調整預調節電路的輸 出；所述帶隙基準包含隔離單元。