[發(fā)明專利]對芯片進(jìn)行陶瓷雙列直插封裝的引線框架

無效

• 申請?zhí)枺?/td>: 200910056665.3
• 申請日: 2009-08-19
• 公開（公告）號: CN101996973A
• 公開（公告）日: 2011-03-30
• 發(fā)明（設(shè)計）人: 馮軍宏;劉云海
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L23/495
• 分類號: H01L23/495;H01L21/60
• 代理公司: 北京德琦知識產(chǎn)權(quán)代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)，特別涉及一種對芯片進(jìn)行陶瓷雙列直插封裝的引線框架。

背景技術(shù)

在半導(dǎo)體器件的一些工程測試中，例如靜電放電(ESD)測試、最終測試(FT)或老化(BI)測試等需要將已經(jīng)制造好的芯片進(jìn)行封裝后進(jìn)行。目前，常常采用陶瓷雙列直插封裝(DIP，Dual?In-Line)方式，其優(yōu)點是封裝時間很短和底成本。

圖1為現(xiàn)有的采用陶瓷DIP方式對芯片的封裝結(jié)構(gòu)示意圖，如圖所示，包括芯片101和引線框架102，其中，在芯片101邊緣上具有多個不同電特性的接點墊(pad)，通過打線方式由金線連接到引線框架102中的引腳上。

目前，對于不同的芯片，都是采用該引線框架102對芯片進(jìn)行封裝的，也就是芯片上的pad打線到已經(jīng)具有的引線框架102上。

但是，由于引線框架102上的引腳數(shù)量有限，目前已有的引腳框架102上最多只有64個引腳，所以能夠打線到引線框架102的芯片上的pad數(shù)量就有限。對于具有數(shù)量比較多pad的芯片，引線框架102的引腳數(shù)目是不夠的。這樣就使得無法用陶瓷DIP的封裝進(jìn)行芯片各種應(yīng)用，只能以產(chǎn)品封裝芯片的方式進(jìn)行。極大的增加了制作成本和測試周期。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供一種對芯片進(jìn)行陶瓷雙列直插封裝的引線框架，該引線框架能夠解決芯片由于引線框架102上的引腳不夠而無法將所有接點墊打線的問題，且不會增大制作成本和加長封裝周期。

為達(dá)到上述目的，本發(fā)明實施的技術(shù)方案具體是這樣實現(xiàn)的：

一種對芯片進(jìn)行陶瓷雙列直插封裝的引線框架，該引線框架包括多個引線環(huán)及多個引腳，多個引線環(huán)分別環(huán)繞芯片，多個引線環(huán)之間用絕緣材料隔離，其中，

芯片上的具有相同電特性的多個接點墊打線到同一引線環(huán)上；

有多組不同電特性的接電墊時，把不同電特性的每組接電墊分別打線到不同引線環(huán)上；

不同引線環(huán)分別一對一地接入不同的引腳。

所述引線環(huán)為導(dǎo)電材料制成。

所述導(dǎo)電材料為銅或金。

所述引線環(huán)通過金線接入引腳。

還包括：

將芯片中具有不同電特性且具有該種電特性的接點墊數(shù)量為1個的接點墊通過金線打線到所述引線框架中就近的引腳。

所述絕緣材料隔為陶瓷，用于防止引線環(huán)之間的電連通。

所述引線環(huán)圍繞放芯片的區(qū)域，大小和數(shù)量由芯片大小和使用要求確定。

由上述技術(shù)方案可見，本發(fā)明的引線框架包括多個引線環(huán)及多個引腳，其中，多個引線環(huán)分別環(huán)繞放芯片區(qū)域，多個引線環(huán)之間互相保證不會出現(xiàn)電連通。這樣使用時，芯片中具有相同電特性的pad通過金線打線到同一個引線環(huán)；芯片上具有同一種電特性的pad為多個時，按照pad的不相同電特性，將芯片上具有不相同電特性的pad打線到不同引線環(huán)上；將芯片中具有不同電特性且具有該種電特性的pad數(shù)量為1個的pad按照現(xiàn)有技術(shù)通過金線打線到所述引線框架中就近的引腳；然后不同的引線環(huán)再通過金線打線到不同的引腳上。這樣，就可以將芯片上具有相同電特性的pad打線到一個引腳上，而不像背景技術(shù)那樣不需要由于pad所在芯片位置的不同，就必須就近打線到引線框架的多個引腳上，即使這些pad的電特性相同，節(jié)省了引線框架引腳數(shù)目，可以將芯片上所有pad接入。極大的擴(kuò)張了現(xiàn)有技術(shù)的陶瓷傳統(tǒng)DIP封裝的應(yīng)用范圍。因此，本發(fā)明提供的方法解決芯片由于引線框架102上的引腳不夠而無法將所有接點墊打線的問題，且不會增大制作成本和加長封裝周期。

附圖說明

圖1為現(xiàn)有的采用陶瓷DIP方式對芯片的封裝結(jié)構(gòu)示意圖；

圖2為本發(fā)明提供的采用陶瓷DIP方式對芯片的封裝結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明作進(jìn)一步詳細(xì)說明。