[發明專利]下拉電路及半導體裝置

有效

• 申請號: 200910004067.1
• 申請日: 2009-02-05
• 公開（公告）號: CN101505146A
• 公開（公告）日: 2009-08-12
• 發明（設計）人: 宇都宮文靖
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H03K17/22
• 分類號: H03K17/22;H03K3/356
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 何欣亭;王丹昕

技術領域

本發明涉及在電源接通時及電源電壓下降時將規定電路的規定 端子固定為低電平的下拉(pull?down)電路。

背景技術

在半導體裝置中，對于需要在電源接通時及電源電壓下降時固定 為低電平而防止誤動作的內部節點，設置下拉電路，在電源接通時及 電源電壓下降時，下拉電路將內部節點固定為低電平。

對具有傳統下拉電路的半導體裝置進行說明。圖2是具有傳統下 拉電路的半導體裝置的概略電路圖。

下拉電路40具有耗盡(depletion)型NMOS晶體管41。下拉電 路40具有端子42。耗盡型NMOS晶體管41的柵極和源極與接地端 子連接，漏極經由端子42連接到下拉節點31。另外，為了抑制鎖存 (latch)電路20的電源接通及電源電壓下降使下拉節點31的電壓急 劇升高而瞬間成為高電平的情形，通常在下拉節點31和接地端子之 間還設置電容(未圖示)。

這里，在電源接通時及電源電壓下降時，下拉電路40將下拉節 點31(鎖存電路20的端子24)固定為低電平。另外，耗盡型NMOS 晶體管41將柵極和源極連接到接地端子上，從而具有使漏極電流成 為恒流的特性，因此也作為恒流電路使用。考慮該恒流的偏差及溫度 特性，在設計電路時將耗盡型NMOS晶體管41勺閾值電壓設計為- 0.5V～-0.4V左右(例如，參照專利文獻1：日本特開2003-332892 號公報(圖1))。

又，作為下拉電路40，有時在下拉節點31與接地端子之間設置 高電阻元件(未圖示)，而不設置耗盡型NMOS晶體管41。

但是，若耗盡型NMOS晶體管41的消耗電流減少，則耗盡型 NMOS晶體管41的導通電阻的電阻值增大，耗盡型NMOS晶體管41 的L長度會加長。因而，具有耗盡型NMOS晶體管41的下拉電路40 的面積增大，半導體裝置的面積也會相應地增大。

另外，不使用耗盡型NMOS晶體管41而使用高電阻元件時，若 高電阻元件的消耗電流減少，則高電阻元件的電阻值增大，高電阻元 件的長度會加長。因而，具有高電阻元件的下拉電路40的面積增大， 半導體裝置的面積也會相應地增大。

發明內容

本發明鑒于上述問題構思而成，提供具備可減小面積的下拉電路 的半導體裝置。

為了解決上述問題，本發明提供的半導體裝置具備下拉電路，該 下拉電路在電源接通時及電源電壓下降時將規定電路的規定端子固 定為低電平，其特征在于具備所述規定電路和所述下拉電路，該下拉 電路包括耗盡型NMOS晶體管和增強(enhancement)型NMOS晶體 管，該耗盡型NMOS晶體管的柵極上被施加接地電壓，該增強型 NMOS晶體管的柵極上被施加基于所述耗盡型NMOS晶體管的源極 電壓的電壓，在電源接通時及電源電壓下降時，使電流在從所述規定 端子依次經過所述耗盡型NMOS晶體管及所述增強型NMOS晶體管 的溝道而到接地端子為止的路徑上流過，從而將所述規定端子固定為 低電平。

(發明效果)

依據本發明的下拉電路，耗盡型NMOS晶體管的過驅動 (overdrive)電壓僅降低增強型NMOS晶體管的閾值電壓量，可減小 耗盡型NMOS晶體管的尺寸。因而，可減小下拉電路的面積。

附圖說明

圖1是具有下拉電路的半導體裝置的概略電路圖。

圖2是具有傳統下拉電路的半導體裝置的概略電路圖。

(符號說明)

10......下拉電路

20......鎖存電路

具體實施方式

以下，參照附圖說明本發明的實施方式。

首先，就具有下拉電路的半導體裝置的結構進行說明。圖1是具 有下拉電路的半導體裝置的概略電路圖。

半導體裝置具備鎖存電路20及下拉電路10。下拉電路10包括耗盡 型NMOS晶體管12及增強型NMOS晶體管11。鎖存電路20具有端子21 ～24。下拉電路10具有端子13。鎖存電路20的端子24與下拉節點31(鎖 存電路20的端子24的節點)連接。耗盡型NMOS晶體管12的柵極與接 地端子連接，源極與增強型NMOS晶體管11的柵極及漏極連接，漏極 經由端子13連接到下拉節點31。增強型NMOS晶體管11的源極與接地 端子連接。