[發明專利]半導體裝置的制造方法、制造程序及制造系統

有效

• 申請號: 200910001003.6
• 申請日: 2009-01-16
• 公開（公告）號: CN101494162A
• 公開（公告）日: 2009-07-29
• 發明（設計）人: 出羽恭子
• 申請（專利權）人: 索尼株式會社
• 主分類號: H01L21/00
• 分類號: H01L21/00;H01L21/768;G05B19/418;G06F17/50
• 代理公司: 北京信慧永光知識產權代理有限責任公司
• 代理人: 褚海英;武玉琴

相關申請的交叉引用?

本發明包含與2008年1月24日向日本專利局提交的日本專利申請JP2008-013494相關的主題，將該申請的全部內容通過引用并入此處。?

技術領域

本發明涉及半導體裝置的制造方法、半導體裝置的制造程序以及半導體裝置的制造系統，其中，所述方法、程序和系統均具有可以將調整信號延遲的中繼器插入到半導體集成電路的布線中的圖案設計。?

背景技術

近年來，集成電路的物理布局隨著半導體裝置的小型化變得復雜了。從物理布局生成掩模數據的處理從完成排列布線后被輸出的布局數據(基于圖形數據的布局)開始。即，在對完成排列布線后被輸出的布局數據進行設計規則檢查(DRC)處理和布局對原理圖檢查(LVS)處理之后，對圖案進行光學鄰近修正(OPC)處理，在完成OPC驗證處理之后生成掩模數據。?

另一方面，所謂的時序收斂處理與所述布局處理并行進行，所述時序收斂處理例如有RC提取處理、延遲計算處理以及靜態時序分析(STA)處理等，它們用于計算半導體集成電路中的寄生電容值和寄生電阻值。?

最近，由于上述物理布局的復雜性，布局處理方面與時序收斂方面之間的相互影響開始變得棘手。例如，當完成詳細布線后改變布局時，必須確保對時序施加影響，而在時序收斂的處理中，又必須確定是否對布局施加影響。?

為了應對上述兩種情況中的前一情況，人們開發出了用于去除超出光刻邊緣的圖案(光刻邊緣未達圖案)的排列布線技術。此外，為每一裝置開發了布局處理的流程。?

然而，為了應對后一情況，由于目前已經開發了給時序收斂賦予最高優先權的設計技術，故不存在任何可替換時序的基本因素。?

這里，中繼器插入處理可看作對布局施加影響的時序收斂處理之一。為了調整布線中的延遲，有必要將中繼器插入布線的中間。于是，在設計階段將布線圖案分成多個部分，且諸如緩存器等元件被插入到通過分割布線圖案所獲得的所述多個部分之間，從而調整布線的寄生電阻和寄生電容。當完成RC提取處理后的延遲計算表明存在時序錯誤時，插入中繼器。然而在此情況下，由于中繼器插入位置處的布線被切斷了，故在布線切斷完成之后，布局發生改變。因此，有必要確認完成處理后的布局中是否存在光刻未達圖案。?

日本特開2003-132111號公報提出了這方面的技術。該技術描述如下：考慮了布線寬度和布線間隔的偏差的RC網絡被列舉，緩存器和晶體管的尺寸根據輸入到電路的信號的波形而變化，且最終選定由此獲取的具有最小延遲的一個RC網絡作為布線布局。?

此外，日本特開平11-40785號公報公開了一項技術，通過該技術，在檢索到完成延遲計算和時序驗證后施加影響的路徑后，確定對時序施加影響的功能塊，而且檢索緩沖器插入的最佳部分。而且，該專利申請還提出用于改變由于緩沖器插入而受影響的布線的連接的技術。?

然而，憑借上述相關技術并不能確認在時序收斂處理的結果中是否存在光刻邊緣未達圖案。即，由于在時序收斂流程與布局處理流程之間未設有接口，故不易得知在改變布局階段對時序施加的影響以及在插入中繼器階段對光刻施加的影響。因此，如果在產生掩模數據之后發生時序錯誤，則必須使處理返回到布局階段，這將導致開發所需的時間大大增加。此外，當在中繼器插入階段切斷布線時，會產生布線長度短的圖形，這會引起光刻錯誤。這是個問題。?

發明內容

鑒于以上所述問題，需要提供一種半導體裝置的制造方法、一種半導體裝置的制造程序以及一種半導體裝置的制造系統，在所述方法、程序和系統中均注重于將中繼器插入作為時序收斂的處理方法，并考慮在插入中繼器階段對布局所施加的影響。?

為此，根據本發明的一個實施例，提供了一種半導體裝置的制造方法，該方法包括以下步驟：獲取構成半導體集成電路的物理布局的圖形的信息；進行物理布局中的轉印圖像計算；基于物理布局進行信號延遲的計算，并得出所述信號延遲不滿足預設指標的布線；并針對所述不滿足指標的布線，基于分別由所述圖形的信息以及所述轉印圖像計算中所獲取的結果中的至少一個結果，設置待插入中繼器的部分。其中，所述待插入中繼器的部分是不滿足基于分別從所述圖形的信息和所述轉印圖像計算所得的結果中的一個結果而預先設置的光刻容許范圍的部分，通過中繼器的插入在改善時序錯誤的同時去除光刻邊緣未達圖案。?