[發明專利]用于在高速動態隨機存取存儲器中處理信號的系統及方法

有效

• 申請號: 200880109097.2
• 申請日: 2008-09-19
• 公開（公告）號: CN101809668A
• 公開（公告）日: 2010-08-18
• 發明（設計）人: 巴惠鵬;維克托·王
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C8/12
• 分類號: G11C8/12;G11C7/10;G11C11/408;G11C8/18
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 沈錦華

技術領域

本發明的實施例大體上涉及存儲器裝置，且更具體地說，涉及在高速存儲器陣列中 對信號的處理。

背景技術

例如計算機、個人備忘記事本、手機、便攜式音頻播放器等電子系統及裝置通常包 括一個或一個以上存儲器裝置以提供用于系統的存儲能力。系統存儲器通常以一個或一 個以上集成電路芯片的形式來提供且通常包括隨機存取存儲器(RAM)與只讀存儲器 (ROM)兩者。系統RAM通常為大型且易失性的，且提供系統的主存儲器。同步動態 RAM(SDRAM)為通常使用的類型的隨機存取存儲器。

如將了解，存在許多不同類型的SDRAM裝置。早代SDRAM裝置通常經配置以使 得可存取來自存儲器單元的數據，且可在每個時鐘周期中輸出一位數據。對于較高處理 速度的需求已導致雙倍數據速率(DDR)SDRAM裝置的開發。DDR?SDRAM裝置通常 允許在每個時鐘周期中存取且輸出兩位數據。為了實現此目的，DDR?SDRAM裝置通常 在時鐘信號的每個上升沿及每個下降沿上時鐘輸出數據。舉例來說，以100MHz的時鐘 頻率，SDRAM將在時鐘脈沖的每個上升沿上傳送數據，因此實現有效的100MHz傳送 速率或實現10ns以完成一個時鐘周期(還被稱為t_ck)。DDR?SDRAM將在時鐘的每個 上升沿及下降沿上傳送數據，從而以相同的時鐘頻率實現200MHz的有效速率。

較快類型的SDRAM包括DDR2SDRAM及DDR3SDRAM。DDR2及DDR3SDRAM 優于前代的優點是歸因于改進的電氣接口而以更高時鐘速度運行的能力，因此減少時鐘 周期所需的時間。舉例來說，DDR?SDRAM通常允許數據以200MHz到550MHz的有 效時鐘速率或約5ns的一個時鐘周期(t_ck＝5ns)來從存儲器裝置傳送。DDR2SDRAM 允許400MHz到1066MHz左右或一個時鐘周期為約3ns(t_ck＝3ns)的數據傳送，而 DDR3SDRAM允許800MHz到1600MHz或一個時鐘周期為約1.5ns(t_ck＝1.5ns)的有 效數據傳送。DDR3SDRAM的較快版本或SDRAM的后代可為一個時鐘周期少于1ns。 DDR2及DDR3SDRAM時鐘頻率通過例如較大預取緩沖器等其它增強來進一步升高。 隨著速度增大，數據在存儲器裝置內的內部傳送變得越來越難以管理。

在這些類型的SDRAM的操作期間，可將激活(或作用)命令發送到存儲器陣列。 激活命令激活存儲器陣列的行。在一些情況下，在可執行另一激活命令之前可能必須等 待多個時鐘周期，因此激活命令信號的定時可為重要的。此外，內部組地址信號(還被 稱為組信息信號或組信號)也應與激活信號對準，使得兩個信號同時為“高”。通常， 所述對準問題是通過用以鎖存各種命令信號的時鐘信號的引入來解決的。然而，鎖存時 鐘信號的添加添加到處理信號的電路的邏輯及布局，且還需要時鐘信號與各種命令信號 的調諧。

本發明的實施例可針對于以上陳述的問題中的一者或一者以上。

附圖說明

圖1說明根據本發明實施例的具有存儲器裝置的基于處理器的裝置的實施例的框 圖；

圖2說明根據本發明實施例的存儲器裝置的實施例的框圖；

圖3為根據本發明的一個或一個以上實施例的存儲器裝置的時鐘信號、激活信號、 典型組地址信號及經修改組地址信號的圖；

圖4為根據本發明實施例構造的存儲器裝置的作用驅動器的電路圖。

具體實施方式

現轉向圖式且最初參看圖1，說明描繪大體上由參考標號10指定的基于處理器的系 統的實施例的框圖。系統10可為例如計算機、尋呼機、蜂窩式電話、個人備忘記事本、 便攜式音頻播放器、控制電路、相機等多種類型中的任一者。在典型的基于處理器的裝 置中，例如微處理器等處理器12控制系統10中的系統功能及請求的處理。此外，處理 器12可包含共享系統控制的多個處理器。

系統10通常包括電源14。舉例來說，如果系統10為便攜式系統，則電源14可包 括永久電池、可更換電池及/或可再充電電池。電源14還可包括AC適配器，因此系統 10可插入到(例如)壁式插座中。電源14還可包括DC適配器，使得系統10可插入到 (例如)車輛點煙器中。