[發(fā)明專利]三維NAND存儲(chǔ)器及其制造方法

有效

• 申請?zhí)枺?/td>: 200880017752.1
• 申請日: 2008-03-26
• 公開（公告）號(hào): CN101681884A
• 公開（公告）日: 2010-03-24
• 發(fā)明（設(shè)計(jì)）人: N·摩克里斯;R·朔伊爾萊茵
• 申請（專利權(quán)）人: 桑迪士克3D公司
• 主分類號(hào): H01L21/8246
• 分類號(hào): H01L21/8246;H01L21/8247;H01L27/115;H01L21/336;H01L29/792;H01L29/788
• 代理公司: 北京紀(jì)凱知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 趙蓉民

本申請要求兩篇于2007年3月27日提交的中請的優(yōu)先權(quán)并 且通過參考將其合并于本文，所述申請分別為，美國專利申請系列號(hào) 11/691,858，名稱為“三維NAND存儲(chǔ)器”的Mokhlesi等人的申請(代 理人卷號(hào)035905/0149)，以及美國專利申請系列號(hào)11/169,840，名稱為 “制造三維NAND存儲(chǔ)器的方法”的Mokhlesi等人的申請(代理人卷號(hào) 035905/0150)。

技術(shù)領(lǐng)域

本發(fā)明一般涉及半導(dǎo)體器件領(lǐng)域，并具體涉及三維NAND (與非)單列和其他三維器件。

背景技術(shù)

三維垂直NAND單列在T·Endoh等人撰寫的文章中被 公開，該文章名稱為“Novel?Ultra?High?Density?Memory?With?A Stacked-Surrounding?Gate?Transistor(S-SGT)Structured?Cell(具有層疊環(huán) 繞柵極晶體管(S-SGT)結(jié)構(gòu)單元的新型超高密度存儲(chǔ)器)”，公開 在國際電子元件會(huì)議會(huì)報(bào)(IEDM?Proc.)2001第33-36頁。然而，這 種NAND單列每單元只提供1位(bit)。進(jìn)一步地，NAND單列的有 源區(qū)通過相對(duì)復(fù)雜且耗時(shí)的過程被形成，該過程包括反復(fù)形成側(cè)壁間 隔以及刻蝕部分襯底，以此獲得大致為圓錐形的有源區(qū)形狀。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一個(gè)實(shí)施例，單片的三維NAND單列包括位 于第二存儲(chǔ)單元上的第一存儲(chǔ)單元。第一存儲(chǔ)單元的半導(dǎo)體有源區(qū)是 第一柱，當(dāng)俯視時(shí)，所述第一柱具有正方形或長方形截面，該第一柱 是位于第二導(dǎo)電類型半導(dǎo)體區(qū)之間的第一導(dǎo)電類型半導(dǎo)體區(qū)。第二存 儲(chǔ)單元的半導(dǎo)體有源區(qū)是第二柱，當(dāng)俯視時(shí)，所述第二柱具有正方形 或長方形截面，該第二柱位于第一柱的下方并且是位于第二導(dǎo)電類型 半導(dǎo)體區(qū)之間的第一導(dǎo)電類型半導(dǎo)體區(qū)。在第一柱內(nèi)的一個(gè)第二導(dǎo)電 類型半導(dǎo)體區(qū)與在第二柱內(nèi)的一個(gè)第二導(dǎo)電類型半導(dǎo)體區(qū)相接觸。

根據(jù)本發(fā)明的另一個(gè)實(shí)施例，單片的三維NAND單列包 括位于第二存儲(chǔ)單元上方的第一存儲(chǔ)單元。第一存儲(chǔ)單元的半導(dǎo)體有 源區(qū)包括第一柱，該第一柱包括位于第二導(dǎo)電類型半導(dǎo)體區(qū)之間的第 一導(dǎo)電類型半導(dǎo)體區(qū)。第二存儲(chǔ)單元的半導(dǎo)體有源區(qū)包括位于第一柱下 方的第二柱，該第二柱包括位于第二導(dǎo)電類型半導(dǎo)體區(qū)之間的第一導(dǎo)電 類型的半導(dǎo)體區(qū)。在第一柱內(nèi)的一個(gè)第二導(dǎo)電類型半導(dǎo)體區(qū)與第二柱 內(nèi)的一個(gè)第二導(dǎo)電類型半導(dǎo)體區(qū)相接觸。第二存儲(chǔ)單元的半導(dǎo)體有源 區(qū)或選擇晶體管的半導(dǎo)體有源區(qū)中的至少一個(gè)位于襯底的溝道中。

根據(jù)本發(fā)明的另一個(gè)實(shí)施例，單片的三維NAND單列包 括位于第二存儲(chǔ)單元上方的第一存儲(chǔ)單元。第一存儲(chǔ)單元的半導(dǎo)體有 源區(qū)包括第一柱，該第一柱包括位于第二導(dǎo)電類型半導(dǎo)體區(qū)之間的第 一導(dǎo)電類型半導(dǎo)體區(qū)。第二存儲(chǔ)單元的半導(dǎo)體有源區(qū)包括位于第一柱下 方的第二柱，該第二柱包括位于第二導(dǎo)電類型半導(dǎo)體區(qū)之間的第一導(dǎo)電 類型的半導(dǎo)體區(qū)。在第一柱內(nèi)的一個(gè)第二導(dǎo)電類型半導(dǎo)體區(qū)與第二柱 內(nèi)的一個(gè)第二導(dǎo)電類型半導(dǎo)體區(qū)相接觸。第一柱與第二柱不對(duì)齊，由 此使得第一柱的延伸在旁邊經(jīng)過第二柱。

附圖說明

圖1A、2A、3A、4A、5A、6A、7A、8A、9A、10A、 11A、12A、13A、14A和15A是根據(jù)本發(fā)明第一實(shí)施例制造器件的步 驟的俯視圖。

圖1B、2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、 12B、13B、14B、15B和15C是根據(jù)本發(fā)明第一實(shí)施例來制造器件的 步驟的側(cè)截面圖。圖6D是圖6A所示的在處理器件的三維圖。

圖16顯示了沿本發(fā)明第一實(shí)施例中完全垂直NAND單 列的位線方向側(cè)截面圖。

圖17A和17B顯示了根據(jù)本發(fā)明第二和第三實(shí)施例的 NAND單列的部分存取晶體管的側(cè)截面圖。

圖18A和19顯示了根據(jù)本發(fā)明實(shí)施例的NAND單列的 電路示意圖。圖18B顯示了圖18A電路示意圖的一部分，但是為了清 楚二刪除了源極線、選擇線和字線。

具體實(shí)施方式

下文參考附圖描述本發(fā)明實(shí)施例。下列描述應(yīng)當(dāng)被理解 為是為了描述本發(fā)明的舉例實(shí)施例而不是為了限制本發(fā)明。