[實用新型]開機重置電路及使用其的電子設(shè)備

無效

• 申請?zhí)枺?/td>: 200820300643.8
• 申請日: 2008-04-28
• 公開（公告）號: CN201229545Y
• 公開（公告）日: 2009-04-29
• 發(fā)明（設(shè)計）人: 吳俊德
• 申請（專利權(quán)）人: 鴻富錦精密工業(yè)（深圳）有限公司;鴻海精密工業(yè)股份有限公司
• 主分類號: G06F1/24
• 分類號: G06F1/24;H03K17/22
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本實用新型涉及一種消費型電子設(shè)備，尤其涉及一種開機重置電路及使用其的電子設(shè)備。

背景技術(shù)

目前，各式電子產(chǎn)品內(nèi)部芯片，例如：中央處理器(Central?Processing?Unit，CPU)、快閃(Flash)及專用集成電路(Application?Specific?Integrated?Circuit，ASIC)等，在其上電時需要重置信號自動重置。在大多設(shè)計中，通常使用一顆特定的重置芯片以提供可靠的重置信號，或使用微控制器，如：CPU、微控制器單元(Micro-Controller?Unit，MCU)、可編程邏輯裝置(Complex?Programmable?Logic?Device，CPLD)及現(xiàn)場可編程門數(shù)組(Field-Programmable?Gate?Array，F(xiàn)PGA)等，以程序計數(shù)或計時的方式于開機特定時間后輸出重置信號。

圖1所示是一種現(xiàn)有的開機重置電路，用于在電路上電后產(chǎn)生重置信號給CPU?120、Flash?121及ASIC?122，其包括直流電源10及重置芯片11。其中，直流電源10輸出直流信號給重置芯片11，經(jīng)重置芯片11處理后產(chǎn)生重置信號重置CPU?120、Flash?121及ASIC?122。

圖2所示是另一種現(xiàn)有的開機重置電路，同樣用于在電路上電后產(chǎn)生重置信號給CPU220、Flash?221及ASIC?222，其包括直流電源20及微控制器21。其中，直流電源20輸出直流信號給微控制器21，由微控制器21經(jīng)處理后產(chǎn)生重置信號重置CPU?220、Flash?221及ASIC222。

現(xiàn)有的開機重置電路中，需要特定的重置芯片或微控制器來提供重置信號。但是這兩種方式都需要額外添加一顆芯片來完成重置信號的產(chǎn)生，重置芯片的參數(shù)都由芯片廠商初始設(shè)定，在后續(xù)的使用中較難調(diào)整，電路靈活性較差，而且成本較高。

實用新型內(nèi)容

有鑒于此，需提供一種開機重置電路，可靈活調(diào)整重置參數(shù)，且具有較低的成本。

一種開機重置電路，與外部直流電源相連，用于從直流電源接收電源信號并產(chǎn)生重置信號，開機重置電路包括延時電路、整形電路及邏輯運算電路。其中，延時電路包括第一延時單元，用于將接收到的電源信號進(jìn)行延時，并輸出第一延時信號；第二延時單元，用于將接收到的電源信號進(jìn)行延時，并輸出第二延時信號。整形電路與延時電路相連，包括第一整形單元，與第一延時單元相連，用于將第一延時信號進(jìn)行整形，并輸出第一整形信號；第二整形單元，與第二延時單元相連，用于將第二延時信號進(jìn)行整形，并輸出第二整形信號。邏輯運算電路與整形電路相連，用于根據(jù)第一整形信號及第二整形信號進(jìn)行邏輯運算，并輸出重置信號。

本實用新型中，開機重置電路利用兩路的延時電路、兩路的整形電路及邏輯運算電路來產(chǎn)生重置信號重置芯片組，各電路的參數(shù)可調(diào)，元件可按需要進(jìn)行搭配，提高了電路的靈活性，且降低成本。

附圖說明

圖1為一種現(xiàn)有的開機重置電路的模塊圖。

圖2為另一種現(xiàn)有的開機重置電路的模塊圖。

圖3為本實用新型一實施方式中開機重置電路的模塊圖。

圖4為本實用新型圖3的具體電路圖。

圖5為本實用新型圖4的信號波形圖。

具體實施方式

圖3所示是本實用新型一實施方式的電子設(shè)備2的模塊圖。電子設(shè)備2包括開機重置電路3以及芯片組34。其中，開機重置電路3與外部直流電源30相連，用于接收電源信號并產(chǎn)生重置信號至芯片組34，其包括延時電路31、整形電路32及邏輯運算電路33。本實施方式中，延時電路31包括第一延時單元311以及第二延時單元312，整形電路32包括第一整形單元321以及第二整形單元322，芯片組34包括但不限于CPU?341、Flash?342以及ASIC?343等芯片。

第一延時單元311與第二延時單元312并連至直流電源30，第一延時單元311用于將接收到的電源信號進(jìn)行延時，并輸出第一延時信號。同樣，第二延時單元312用于將接收到的電源信號進(jìn)行延時，并輸出第二延時信號。

第一整形單元321與第一延時單元311相連，用于將第一延時信號進(jìn)行整形，并輸出第一整形信號。第二整形單元322與第二延時單元321相連，用于將第二延時信號進(jìn)行整形，并輸出第二整形信號。

邏輯運算電路33與整形電路32相連，即，同時連接于第一整形單元321與第二整形單元322，用于根據(jù)第一整形信號及第二整形信號進(jìn)行邏輯運算，并輸出重置信號至芯片組34。