[發明專利]半導體器件及其制造方法

有效

• 申請號: 200810215916.3
• 申請日: 2008-09-09
• 公開（公告）號: CN101393934A
• 公開（公告）日: 2009-03-25
• 發明（設計）人: 河野洋志;四戶孝;太田千春;西尾讓司
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/739;H01L29/06;H01L29/423;H01L21/336;H01L21/331
• 代理公司: 北京市中咨律師事務所
• 代理人: 陳海紅;段承恩

技術領域

本發明涉及使用碳化硅(SiC)的高耐壓半導體器件。

背景技術

作為下一代的功率半導體器件材料，人們期待著SiC。SiC與Si比較，具有能帶間隙為3倍、破壞電場強度為約10倍和熱傳導率為約3倍的優秀的物性，若靈活應用這些特性，則可以實現超低損耗而且可高溫工作的功率半導體器件。

利用這樣的SiC特性的高耐壓半導體器件雖然有各種各樣，但是，為人們所熟知的是用離子注入形成p阱和源區域的、雙注入MOSFET(以下，叫做DIMOSFET)(參看非專利文獻1)。DIMOSFET由于使用可用離子注入法精度良好地形成溝道的平面工藝，故制造是容易的，此外，由于柵驅動是電壓控制，故驅動電路的功率可以小，故也是適合于并聯工作的優秀的元件。

但是，由以Si進行的熱擴散實施的自對準工藝在SiC中卻不能利用。為此，在形成SiCMOSFET的溝道區域時，就要用2塊掩模，用離子注入分別地形成確定溝道長度的基極(base)區域、源區域。為了減小ON(導通)電阻，就必須減小溝道部分的電阻，為此，就必須把溝道長度減小到0.5微米左右。但是，在用2塊掩模在0.5微米的溝道長度中進行離子注入時，即便是對合偏差為0.1微米也要發生20％的溝道電阻的偏差，該偏差就會妨礙微細化。

[非專利文獻1]R.Kosugi?et?al.Materials?Science?ForumVols.457-460(2004)，pp.1397-1400

如上所述，在現有的DIMOSFET中，基極區域、源區域是用2塊掩模借助于離子注入分別地形成的。溝道長度由基極區域的端部和與之相向的源區域的端部之間的距離確定。為此，因離子注入掩模的對合偏差就會發生溝道長度的不一致，元件的導通電阻就會不一致，因此，就妨礙了元件的微細化。

發明內容

本發明就是鑒于上述的問題而完成的，目的在于采用消除伴隨離子注入的對合偏差，實現溝道長度的微細化的辦法，提供超低導通電阻的SiC半導體器件。

為了實現上述目的，本發明的半導體器件的第1方面，其特征在于：具備：具有第1、第2主面的碳化硅基板；設置在上述碳化硅基板的上述第1主面的第1導電類型的第1碳化硅層；形成于上述第1碳化硅層上的第2導電類型的第2碳化硅層；在上述第2碳化硅層的內部表面以預定的間隔相向地設置，具有同一濃度、同一深度的第1導電類型的第1和第2碳化硅區域；貫通上述第1碳化硅區域和上述第2碳化硅層，與上述第1碳化硅層連接的第3碳化硅區域；在上述第1和第2碳化硅區域上以及被上述第1和第2碳化硅區域夾著的上述第2碳化硅層上連續地形成的柵絕緣膜；形成于上述柵絕緣膜上的柵電極；形成于上述第2碳化硅區域的表面的第1導電類型的第1接觸區域；形成于上述第2碳化硅區域的表面，且被形成為貫通上述第2碳化硅區域而到達上述第2碳化硅層的第2導電類型的第2接觸區域；形成于上述第1和第2接觸區域上的第1主電極；以及形成于上述碳化硅基板的上述第2主面的第2主電極。

此外，本發明的半導體器件的第2方面，其特征在于：具備：具有第1和第2主面的碳化硅基板；設置在上述碳化硅基板的上述第1主面的第1導電類型的碳化硅層；形成于上述第1碳化硅層上的第2導電類型的第1碳化硅區域；在上述第1碳化硅層2的與上述第1碳化硅區域相鄰的凸部的上表面，以與上述第1碳化硅區域成為同一面的方式設置，被形成為一部分向上述第1碳化硅區域伸出的第1導電類型的第1半導體區域；在上述第1碳化硅區域的表面，以預定的間隔與上述第1半導體區域相向地設置，具有與上述第1半導體區域同一濃度、同一深度的第1導電類型的第2碳化硅區域；在上述第1和第2碳化硅區域的表面以及被上述第1和第2碳化硅區域夾著的上述第2碳化硅層的表面，連續地形成的柵絕緣膜；形成于上述柵絕緣膜上的柵電極；形成于上述第2碳化硅區域的內部表面的第1導電類型的第1接觸區域；形成于上述第2碳化硅區域的內部表面的第2導電類型的第2接觸區域；形成于上述第1和第2接觸區域上的第1主電極；以及形成于上述碳化硅基板的上述第2主面的第2主電極。