[發(fā)明專利]半導(dǎo)體器件

有效

• 申請?zhí)枺?/td>: 200810212466.2
• 申請日: 2008-08-29
• 公開（公告）號: CN101383348A
• 公開（公告）日: 2009-03-11
• 發(fā)明（設(shè)計）人: 尹海洲;K·L·薩恩格;宋均鏞;修凱
• 申請（專利權(quán)）人: 國際商業(yè)機(jī)器公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/78
• 代理公司: 中國國際貿(mào)易促進(jìn)委員會專利商標(biāo)事務(wù)所
• 代理人: 屠長存

技術(shù)領(lǐng)域

本發(fā)明一般涉及用于集成電路的半導(dǎo)體器件，并且特別涉及使用雙應(yīng)力襯墊的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管中的取向優(yōu)化的p型場效應(yīng)晶體管(PFET)。

背景技術(shù)

硅基金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的持續(xù)按比例縮小已經(jīng)貢獻(xiàn)了半導(dǎo)體技術(shù)中持續(xù)不斷的進(jìn)步。當(dāng)器件按比例縮小到達(dá)納米范圍時，半導(dǎo)體器件的進(jìn)一步按比例縮小面臨著各種挑戰(zhàn)。據(jù)此，最近已經(jīng)開發(fā)了許多在不采取按比例縮小的情況下提高器件性能的方法。

一個用于在不依賴于按比例縮小的情況下提高半導(dǎo)體器件性能的廣泛接受的途徑是在MOSFET中增加載流子(電子或空穴)遷移率。當(dāng)應(yīng)力施加于半導(dǎo)體晶體管的溝道時，載流子的遷移率改變以及因此晶體管的跨導(dǎo)和導(dǎo)通電流改變，而與不受應(yīng)力的半導(dǎo)體的它們的原始值不同。這是因為溝道內(nèi)施加的應(yīng)力和作為結(jié)果的在半導(dǎo)體結(jié)構(gòu)上的應(yīng)變影響了帶隙結(jié)構(gòu)(即打破了能帶結(jié)構(gòu)的簡并)并且改變了載流子的有效質(zhì)量。應(yīng)力的影響依賴于溝道面的晶向、晶向內(nèi)溝道的方向和施加的應(yīng)力的方向。操控應(yīng)力是提高M(jìn)OSFET中少數(shù)載流子遷移率和增加MOSFET的跨導(dǎo)(或減少的串聯(lián)電阻)的有效方法，它需要對半導(dǎo)體工藝的相對小的修改而同時提供對MOSFET性能的顯著的提高。

單軸應(yīng)力(即沿著一個晶向施加的應(yīng)力)對半導(dǎo)體器件性能尤其是對構(gòu)建在硅襯底上的MOSFET(或簡稱為“FET”)器件性能的影響已經(jīng)在半導(dǎo)體工業(yè)中被廣泛地研究。對于使用硅溝道的PMOSFET(或簡稱為“PFET”)，溝道中少數(shù)載流子(在這種情況下為空穴)的遷移率在沿著溝道方向(即空穴移動的方向或連接漏極到源極的方向)的單軸壓縮應(yīng)力下增加。相反，對于使用硅溝道的NMOSFET(或簡稱為“NFET”)器件，溝道中少數(shù)載流子(在這種情況下為電子)的遷移率在沿著溝道方向(即電子移動的方向或連接漏極到源極的方向)的單軸拉伸應(yīng)力下增加。這些PMOSFET與NMOSFET之間對于用于增強(qiáng)載流子遷移率的應(yīng)力類型的相反的要求已經(jīng)導(dǎo)致現(xiàn)有技術(shù)方法對同一集成芯片上的半導(dǎo)體器件施加至少兩種不同類型的應(yīng)力。

在MOSFET的溝道上的“應(yīng)力工程”或者作為選擇地稱為“應(yīng)變工程”的不同方法已經(jīng)在現(xiàn)有技術(shù)中已知。一組方法產(chǎn)生“全局應(yīng)力”，即從襯底產(chǎn)生的施加于一般晶體管器件區(qū)域的應(yīng)力。全局應(yīng)力由諸如SiGe應(yīng)力松弛緩沖層、Si:C應(yīng)力松弛緩沖層、或絕緣體上鍺硅結(jié)構(gòu)的結(jié)構(gòu)產(chǎn)生。

另一組方法產(chǎn)生“局部應(yīng)力”，即從局部結(jié)構(gòu)僅施加于鄰近溝道的局部區(qū)域的應(yīng)力。局部應(yīng)力由諸如應(yīng)力襯墊、嵌入SiGe源極/漏極結(jié)構(gòu)、嵌入Si:C源極/漏極結(jié)構(gòu)、應(yīng)力產(chǎn)生淺槽隔離結(jié)構(gòu)、和應(yīng)力產(chǎn)生硅化物的結(jié)構(gòu)產(chǎn)生。已經(jīng)報道了在使用這些方法的半導(dǎo)體器件上導(dǎo)通電流增加達(dá)到50％并且總體芯片速度增加達(dá)到40％。

施加局部應(yīng)力的最普通的一種方法是使用應(yīng)力襯墊。因為每一個應(yīng)力襯墊具有確定的應(yīng)力級，或者是壓縮的或者是拉伸的，所以兩個獨立的應(yīng)力襯墊(一般稱為“雙應(yīng)力襯墊”)用來在同一集成電路的兩個不同區(qū)域中獨立地產(chǎn)生拉伸應(yīng)力和壓縮應(yīng)力。用于形成兩個獨立襯墊的示例方法在Doris等人的美國專利申請公開號2005/0093030A1中公開，該申請公開了兩個獨立襯墊的使用以致NFET區(qū)域被直接覆在下層NFET上面的拉伸襯墊、可選的電介質(zhì)層、和壓縮襯墊覆蓋，而PFET區(qū)域僅被壓縮襯墊覆蓋。NFET區(qū)域上的襯墊疊層對下面的NFET施加拉伸應(yīng)力，而PFET區(qū)域上的壓縮襯墊對下面的PFET施加壓縮應(yīng)力，以致PFET和NFET都通過應(yīng)力工程具有增強(qiáng)的性能。

參考圖1，顯示了根據(jù)現(xiàn)有技術(shù)的典型雙應(yīng)力襯墊結(jié)構(gòu)。一種導(dǎo)電類型的第一MOSFET?100和相反導(dǎo)電類型的第二MOSFET200(即一對p型MOSFET和n型MOSFET)在半導(dǎo)體襯底18上形成。第一MOSFET?100包括襯底層22的一部分、柵極介質(zhì)30、包括柵極多晶硅32和柵極硅化物36的柵極導(dǎo)體38、間隔件34、源極和漏極區(qū)域40、源極和漏極硅化物42、第一應(yīng)力襯墊50、和刻蝕阻擋層52。類似地，第二MOSFET?200包括襯底層22的另一部分、柵極介質(zhì)30、包括柵極多晶硅32和柵極硅化物36的柵極導(dǎo)體38、間隔件34、源極和漏極區(qū)域40、源極和漏極硅化物42、和第二應(yīng)力襯墊70。淺槽隔離(STI)24提供第一MOSFET?100與第二MOSFET?200之間的電隔離。典型地，第一應(yīng)力襯墊50與第二應(yīng)力襯墊70之間的邊界區(qū)域72包括第一和第二應(yīng)力襯墊重疊的區(qū)域。然而，替代的邊界區(qū)域幾何結(jié)構(gòu)也是可能的。例如，邊界區(qū)域72可能包括第一和第二應(yīng)力襯墊之間的小間隙而不是重疊區(qū)域。