[發(fā)明專利]半導(dǎo)體存儲器件及其制造方法

無效

• 申請?zhí)枺?/td>: 200810210991.0
• 申請日: 2008-08-20
• 公開（公告）號: CN101373775A
• 公開（公告）日: 2009-02-25
• 發(fā)明（設(shè)計）人: 石丸哲也;川島祥之;島本泰洋;安井感;有金剛;峰利之
• 申請（專利權(quán)）人: 株式會社瑞薩科技
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/792;H01L29/423;H01L21/8247;H01L21/336;H01L21/28
• 代理公司: 北京市金杜律師事務(wù)所
• 代理人: 王茂華

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體存儲器件及其制造技術(shù)，尤其是涉及可有效適用于具有將氮化膜作為電荷存儲層的MONOS(Metal?Oxide?NitrideOxide?Semiconductor：金屬氧化物氮化物氧化物半導(dǎo)體)存儲單元的半導(dǎo)體存儲器件的技術(shù)。

背景技術(shù)

作為能夠電寫入、電擦除的非易失性半導(dǎo)體存儲器件，當(dāng)前，使用EEPROM(Electrical?Erasable?and?Programmable?Read?OnlyMemory；電可擦可編程只讀存儲器)。以閃速存儲器為代表的非易失性半導(dǎo)體存儲器件的存儲單元，在MIS(Metal?Oxide?Semiconductor：金屬氧化物半導(dǎo)體)晶體管的下方，具有由氧化膜包圍的導(dǎo)電性的浮置柵電極或以俘獲(trap)性絕緣膜為代表的電荷存儲區(qū)域，將電荷作為存儲信息存儲在該電荷存儲區(qū)域內(nèi)，并將其作為MIS晶體管的閾值電壓讀出。

作為將俘獲性絕緣膜用作電荷存儲區(qū)域的存儲單元，有MONOS方式的存儲單元。其中尤以1個存儲單元具有存儲柵電極和選擇柵電極這2個柵電極的分割柵型存儲單元在近年來獲得廣泛應(yīng)用。分割柵型存儲單元由于將俘獲性絕緣膜用作電荷存儲區(qū)域，因此能夠離散地存儲電荷因而數(shù)據(jù)保持的可靠性優(yōu)良。而且，由于數(shù)據(jù)保持的可靠性優(yōu)良，可以使在俘獲性絕緣膜的上下形成的氧化膜薄膜化，因此具有可以使寫入、擦除動作的電壓降低等優(yōu)點。另外，通過使用分割柵型存儲單元，可以利用注入效率優(yōu)良的SSI(Source?Side?Injection：源極側(cè)注入)方式將熱電子注入到俘獲性絕緣膜內(nèi)，因此能夠?qū)崿F(xiàn)高速、低電流的寫入。而且，由于寫入、擦除動作的控制簡單，還具有能使周邊電路為小規(guī)模的優(yōu)點。所謂俘獲性絕緣膜，是指可以存儲電荷的絕緣膜，作為一例可舉出氮化硅膜。

分割柵型存儲單元的單元結(jié)構(gòu)，大致可分為圖35和圖36中示出的2種類型。在圖35所示的單元結(jié)構(gòu)的第一存儲單元中，先形成選擇柵電極CG后，再形成由下部氧化膜OIb、氮化硅膜NI和上部氧化膜OIt構(gòu)成的ONO膜，并以側(cè)壁間隔體的形狀形成存儲柵電極MG(例如參照專利文獻1)。與此不同，在圖36所示的單元結(jié)構(gòu)的第二存儲單元中，先形成由下部氧化膜OIb、氮化硅膜NI和上部氧化膜OIt構(gòu)成的ONO膜并在其上形成了存儲柵電極MG后，再形成用于確保存儲柵電極MG和選擇柵電極CG之間的耐壓的側(cè)壁氧化膜GAP和選擇柵電極CG的柵極絕緣膜OG。之后，以側(cè)壁間隔體的形狀形成選擇柵電極CG。

上述第一存儲單元的優(yōu)點在于，由于在存儲柵電極MG和選擇柵電極CG之間有ONO膜，很容易確保存儲柵電極MG和選擇柵電極CG之間的耐壓，并可以將兩者之間的距離縮短到ONO膜的膜厚的程度。當(dāng)可以縮短存儲柵電極MG和選擇柵電極CG之間的距離時，能夠減小存儲柵電極MG和選擇柵電極CG之間的下方的溝道部的隙阻，從而能夠得到比上述第二存儲單元大的讀出電流。此外，在圖35和圖36中，符號SUB、PW、Srm和Drm分別表示半導(dǎo)體襯底、p阱區(qū)、源區(qū)和漏區(qū)。

專利文獻1：日本特開2005-123518號公報

發(fā)明內(nèi)容

在分割柵型MONOS存儲單元中，當(dāng)進行采用SSI方式的寫入時，存在著寫入時發(fā)生干擾的問題。此處提到的寫入時的干擾，是指如下的現(xiàn)象：當(dāng)選擇某個存儲單元并進行該存儲單元的寫入動作時，施加于選擇存儲單元的電壓也施加在與同一布線連接著的沒有選擇的非選擇存儲單元上，使非選擇存儲單元進行弱的寫入和弱的擦除動作，從而使數(shù)據(jù)逐漸地丟失。在采用SSI方式的寫入中，對連接了多個存儲單元的源區(qū)的源極線和連接了多個存儲單元的存儲柵電極的存儲柵極線的雙方都施加高電壓。因此，產(chǎn)生了存在著在源區(qū)和存儲柵電極的雙方都施加高電壓的非選擇存儲單元并在該非選擇存儲單元中進行將電子注入到電荷存儲區(qū)域內(nèi)的弱的寫入的問題。

作為解決干擾的方法，可以考慮將連接于同一源極線和同一存儲柵極線的存儲單元數(shù)減少的方法。但是，在這種方法中，需要將1條布線分為多條，而且還需要增加用于驅(qū)動布線的驅(qū)動器數(shù)，因此將使存儲器模塊的面積增加。

本發(fā)明的目的在于，提供一種能夠在分割柵型MONOS存儲單元中使采用SSI方式進行寫入時的抗干擾性提高的技術(shù)。

本發(fā)明的上述以及其他的目的和新的特征，能夠從本說明書的記述和附圖中得以明確。

簡單地說明在本申請書所公開的發(fā)明中代表性技術(shù)方案的概要如下。