[發明專利]寄存器組控制電路及其控制方法

無效

• 申請號: 200810204219.8
• 申請日: 2008-12-09
• 公開（公告）號: CN101751354A
• 公開（公告）日: 2010-06-23
• 發明（設計）人: 史興強
• 申請（專利權）人: 無錫華潤矽科微電子有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 王潔

技術領域

本發明涉及一種寄存器組控制電路和其控制方法。

背景技術

在當前的電路系統中，中央處理器(Central?Process?Unit，CPU)與外圍設備的數據交互速度很大程度上影響整個電路的工作效率。請參閱圖1，是一種現有技術的存器組控制電路的控制方法示意圖。該控制方法包括如下步驟：

步驟S1：中央處理器對寄存器組進行配置；

步驟S2：控制器執行該寄存器組中的配置；

步驟S3、S4：當該控制器對該寄存器組中的配置運行結束后，該中央處理器對該寄存器組再次進行配置；

步驟S5：該控制器執行該寄存器組中的配置；

步驟S6：該控制器對該寄存器組中的配置運行結束。

該中央處理器和該控制器不斷重復上述操作，從而實現對外圍設備的控制。

但實際上該中央處理器在整個電路運行過程中并不是均勻分配的，在一些時刻，該中央處理器是相對空閑的，但在另一些時刻，該中央處理器的資源則非常緊張甚至無法滿足電路系統需求。一旦出現后者情況，常規做法是設法提高該中央處理器的運行頻率，從而提高該中央處理器的處理能力。這種方法有個前提，那就是當前中央處理器的運行頻率有余量且頻率提高不影響其它控制器運行，副作用是系統功耗、溫度甚至電磁兼容(Electro-Magnetic?Compatibility，EMC)指標的超量。

發明內容

為了解決現有技術的中央處理器在電路運行過程中資源分配不均勻而導致的中央處理器處理能力降低的技術問題，有必要提供一種中央處理器資源分配均勻且處理能力提高的寄存器組控制電路。

本發明還提供一種寄存器組控制電路的控制方法。

一種寄存器組控制電路，包括一中央處理器、一第一寄存器組、一控制器、一第二寄存器組、一公共寄存器組和一多路復用器，該中央處理器用于分別完成對該第一、第二寄存器組的配置，該公共寄存器組用于啟動該控制器和控制該多路復用器切換該第一、第一寄存器組的配置輸出到該控制器。

一種寄存器組控制電路的控制方法，其包括如下步驟：一中央處理器對一第一寄存器組進行配置；一控制器執行該第一寄存器組中的配置的同時，該中央處理器對一第二寄存器組進行配置；該控制器執行該第二寄存器組中的配置的同時，該中央處理器對該第一寄存器組再次進行配置。

與現有技術相比，本發明的寄存器組控制電路包括該第一、第二寄存器組和該多路復用器，當該控制器執行該第一寄存器組中的配置時，該中央處理器完成對該第二寄存器組的配置，從而使該控制器執行完該第一寄存器組中的配置后，可以繼續執行該第二寄存器組中的配置。由于該第一、第二寄存器組中的一個寄存器組的配置是在該中央處理器空閑的時候完成的，本發明的寄存器組控制電路在不提高該中央處理器的運行頻率的情況下，提高了該中央處理器的處理能力。同時，由于該寄存器組控制電路不用提高該中央處理器的運行頻率，該寄存器組控制電路的系統功耗、溫度和電磁兼容指標不會超量。

附圖說明

圖1是一種現有技術的寄存器組控制電路的控制方法示意圖。

圖2是本發明寄存器組控制電路的電路結構示意圖。

圖3是本發明寄存器組控制電路的控制方法示意圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面結合附圖對本發明作進一步的詳細描述。

請參閱圖2，是本發明寄存器組控制電路的電路結構示意圖。該寄存器組控制電路10包括一中央處理器11、一第一寄存器組13、一第二寄存器組15、一公共寄存器組17、一多路復用器18和一控制器19。該控制器19為直接內存存取(Direct?Memory?Access，DMA)控制器。

該中央處理器11用于控制該第一、第二寄存器組13、15和該公共寄存器組17，從而完成對該第一、第二寄存器組13、15的配置。該第一、第二寄存器組13、15用于存儲控制該控制器19的配置參數或指令。該公共寄存器組17用于控制該第一、第二寄存器組13、15的切換和該控制器19的啟動。該多路復用器18的兩個輸入端分別連接該第一、第二寄存器組13、15，該多路復用器18的控制端連接該公共寄存器組17，該公共寄存器組17通過該多路復用器18控制該第一、第二寄存器組13、15的切換。該控制器19用于執行該多路復用器18輸出的存儲于該第一、第二寄存器組13、15的配置參數或指令。

請參閱圖3，是本發明的寄存器組控制電路10的控制方法示意圖。該控制方法包括如下步驟：