[發(fā)明專利]電流型邏輯電路及其控制裝置

無效

• 申請(qǐng)?zhí)枺?/td>: 200810174246.5
• 申請(qǐng)日: 2008-11-14
• 公開（公告）號(hào): CN101471655A
• 公開（公告）日: 2009-07-01
• 發(fā)明（設(shè)計(jì)）人: 金民煥
• 申請(qǐng)（專利權(quán)）人: 東部高科股份有限公司
• 主分類號(hào): H03K19/0944
• 分類號(hào): H03K19/0944
• 代理公司: 北京康信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 李丙林;張 英

本申請(qǐng)基于35?U.S.C119要求第10-2007-0137003號(hào)(于2007年12月26日遞交)韓國專利申請(qǐng)的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。

技術(shù)領(lǐng)域

本發(fā)明涉及一種電流型邏輯電路，更具體地，涉及一種允許動(dòng)態(tài)控制操作速度的電流型邏輯電路及其控制裝置。

背景技術(shù)

實(shí)例圖1示出了電流型邏輯電路的第一實(shí)例的電路圖。在實(shí)例圖1中，參考符號(hào)N1和N2可以分別表示第一和第二NMOS晶體管，參考符號(hào)R1和R2可以表示電阻器，而參考符號(hào)I可以表示恒流源(constant?current?source)。此外，參考符號(hào)IN可以表示與第一NMOS晶體管N1的柵極連接的輸入端，而參考符號(hào)OUT可以表示與第一NMOS晶體管N1的源極連接的輸出端。參考符號(hào)REF可以表示參考電壓的輸入端，而參考符號(hào)d可以表示節(jié)點(diǎn)。參考符號(hào)B1和B2可以分別表示第一NMOS晶體管N1和第二NMOS晶體管N2的本體端(body?terminal)。電流型邏輯電路的第一實(shí)例可以以將第一NMOS晶體管N1和第二NMOS晶體管N2的本體端B1和B2耦合至它們相應(yīng)的柵極端的方式來構(gòu)造。按照這樣的結(jié)構(gòu)，可以通過降低NMOS晶體管的閥值電壓來完成低壓操作。此外，由于作為電壓差(voltage?difference)Vsb的襯底偏置(substrate?bias)可以更小，所以可以降低第一NMOS晶體管N1的閥值電壓。因此，在電流型邏輯電路中，降低NMOS晶體管的閾值電壓可以允許電源電壓(power?supply?voltage)的降低。也就是，可以通過將NMOS晶體管N1和N2的體偏置節(jié)點(diǎn)(bulk?bias?node)B1和B2分別耦合至IN端和REF端來降低NMOS晶體管的閾值電壓，從而不但能夠進(jìn)行高速操作還能夠進(jìn)行低壓操作。

實(shí)例圖2示出了另一種電流型邏輯電路的第二實(shí)例的電路圖。在實(shí)例圖2中，參考符號(hào)P1和P2可以分別表示第一和第二PMOS晶體管，而參考符號(hào)BP1和BP2可以分別表示第一PMOS晶體管P1和第二PMOS晶體管P2的本體端。參考符號(hào)d1和d2可以表示節(jié)點(diǎn)。此外，參考符號(hào)N1和N2可以分別表示第三和第四NMOS晶體管。其他的元件可以與參考實(shí)例圖1描述的第一實(shí)例的那些元件相同。

如實(shí)例圖2所示，在電流型邏輯電路的第二實(shí)例中，可以分別用PMOS晶體管P1和P2來代替第一實(shí)例的電流型邏輯電路中的電阻器R1和R2。另外，可以將PMOS晶體管P1和P2的本體端BP1和BP2耦合至它們相應(yīng)的漏極，并可以將PMOS晶體管P1和P2的柵極接地。可以構(gòu)造電流型邏輯電路的第二實(shí)例以便可以將PMOS晶體管P1和P2的本體端BP1和BP2耦合至它們相應(yīng)的漏極，并可以通過控制PMOS晶體管P1和P2的本體電壓(bodyvoltage)來控制導(dǎo)通電阻(on-state?resistance)。這可以實(shí)現(xiàn)高速操作。在操作中，如果將低電平電壓輸入至輸入端IN，NMOS晶體管N1可以變?yōu)榻刂範(fàn)顟B(tài)，而NMOS晶體管N2可以變?yōu)閷?dǎo)通狀態(tài)。然后，節(jié)點(diǎn)d1處的電壓上升而節(jié)點(diǎn)d2處的電壓下降。由于這一點(diǎn)，PMOS晶體管P1的本體電壓可以下降，并通過襯底偏置的影響PMOS晶體管P1的閾值電壓可以下降。這樣，PMOS晶體管P1的導(dǎo)通電阻可以減小，而輸出端OUT的電壓可以上升至電源電壓。

另一方面，如果將高電平電壓施加至輸入端IN，NMOS晶體管N1可以變?yōu)閷?dǎo)通狀態(tài)，而NMOS晶體管N2可以變?yōu)榻刂範(fàn)顟B(tài)。然后，在PMOS晶體管P1的本體端BP1處的本體電壓可以上升，并因此PMOS晶體管P1的閾值電壓可以上升，以便PMOS晶體管P1的導(dǎo)通電阻可以增加。這可以使輸出端OUT的輸出電壓降低。如上所述，可以以將PMOS晶體管P1和P2的本體端BP1和BP2耦合至它們相應(yīng)的漏極的方式來構(gòu)造電流型邏輯電路的第二實(shí)例。通過這樣的結(jié)構(gòu)，PMOS晶體管P1和P2的閾值電壓可以上升，輸出端OUT的輸出電壓可以下降，從而實(shí)現(xiàn)高速操作。換句話說，可以設(shè)計(jì)使得將作為負(fù)載的PMOS晶體管P1和P2的體偏置節(jié)點(diǎn)BP1和BP2分別交叉耦合至輸出節(jié)點(diǎn)d2和d1，以根據(jù)輸出狀態(tài)來控制PMOS晶體管P1和P2的用于高速操作的閾值電壓，。在上述的電流型邏輯電路中，降低的閾值電壓可以使得能夠進(jìn)行高速操作，但是由于對(duì)閾值電壓的控制可能依賴于輸入和輸出電壓，所以可能不能實(shí)現(xiàn)對(duì)操作速度的動(dòng)態(tài)控制。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例涉及一種電流型邏輯電路。本發(fā)明實(shí)施例涉及一種允許對(duì)操作速度進(jìn)行動(dòng)態(tài)控制的電流型邏輯電路及其控制裝置。