[發明專利]電源電壓降低檢測電路

有效

• 申請號: 200810135000.7
• 申請日: 2008-08-08
• 公開（公告）號: CN101363878A
• 公開（公告）日: 2009-02-11
• 發明（設計）人: 宇都宮文靖
• 申請（專利權）人: 精工電子有限公司
• 主分類號: G01R19/165
• 分類號: G01R19/165
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 何欣亭;王丹昕

技術領域

本發明涉及檢測電源電壓降低的電源電壓降低檢測電路。

背景技術

一般，半導體裝置中裝有檢測電源電壓降低的電源電壓降低檢測 電路。在該電源電壓降低檢測電路檢測到電源電壓小于最低工作電壓 時，半導體裝置就通過關閉誤動作的電路或電源電壓降低檢測電路以 外的其余電路來消除誤動作。

下面就半導體裝置的最低工作電壓進行說明。

圖5是表示一例半導體裝置的單元電路的電路圖。圖5的電路為 由NMOS晶體管31～34構成的NMOS級聯型電流鏡像電路。該電路 的最低工作電壓，為NMOS晶體管31的閾值電壓的絕對值與過驅動 電壓之和與NMOS晶體管32的閾值電壓的絕對值及過驅動電壓之和 這兩者相加的總電壓。

圖6是表示另一例半導體裝置的單元電路的電路圖。圖6所示的 電路為由NMOS晶體管41～44構成的PMOS級聯型電流鏡像電路。 該電路的最低工作電壓，為PMOS晶體管41的閾值電壓的絕對值以 及過驅動電壓之和與PMOS晶體管42的閾值電壓的絕對值以及過驅 動電壓之和這兩者相加的總電壓。

圖7是表示又一例半導體裝置的單元電路的電路圖圖7所示的 電路為由PMOS晶體管51、PMOS晶體管55～56、NMOS晶體管52、 NMOS晶體管54以及電阻53構成的恒流電路。使該電路工作的信號 被輸入到PMOS晶體管55的柵極而PMOS晶體管55導通時，該電路 就工作。該電路的最低工作電壓取如下兩個總電壓中大的一方：NMOS 晶體管52的閾值電壓的絕對值及過驅動電壓之和與NMOS晶體管54 的閾值電壓的絕對值及過驅動電壓之和這兩者相加的總電壓；PMOS 晶體管55的閾值電壓的絕對值及過驅動電壓之和與PMOS晶體管56 的閾值電壓的絕對值及過驅動電壓之和這兩者相加的總電壓。

一般，半導體裝置中采用上述單元電路的情況較多，因此，半導 體裝置的最低工作電壓取如下兩個總電壓中大的一方：半導體裝置內 總電壓最高的2個NMOS晶體管中，一個NMOS晶體管的閾值電壓 的絕對值及過驅動電壓之和與另一個NMOS晶體管的閾值電壓的絕對 值及過驅動電壓之和這兩者相加的總電壓；半導體裝置內之總電壓最 高的2個PMOS晶體管中，一個PMOS晶體管的閾值電壓的絕對值及 過驅動電壓之和與另一個PMOS晶體管的閾值電壓的絕對值及過驅動 電壓之和這兩者相加的總電壓。

下面就傳統的電源電壓降低檢測電路進行說明。圖8表示傳統的 電源電壓降低檢測電路。

傳統的電源電壓降低檢測電路包括，輸出基準電壓的基準電壓電 路72、用電阻75和電阻76將電源71的電源電壓分壓而輸出分壓電 壓的分壓電路73、將分壓電壓與基準電壓比較而檢測電源電壓的降低 的差動放大電路74以及將差動放大電路74的輸出端子上拉的上拉電 阻77(例如，參照專利文獻1)。

[專利文獻1]特開2005-278056號公報(圖4)

然而，專利文獻1公開的電路需包括基準電壓電路、分壓電路以 及差動放大電路，以致電路規模會變大，因此電流消耗也會相應增多。

發明內容

鑒于上述問題，本發明提供一種其電路規模小的電源電壓降低的 檢測電路。

為解決上述問題，本發明提供一種檢測電源電壓降低的電源電壓 降低檢測電路，其特征在于，包括：第一導電型的第一晶體管，該晶 體管基于所述電源電壓而輸出基于從所述電源電壓減去了閾值電壓絕 對值及過驅動電壓后的電壓的源極電壓；所述第一導電型的第二晶體 管，該晶體管基于所述第一晶體管的源極電壓而導通、截止；第二導 電型的第三晶體管，該晶體管基于接地電壓而輸出基于所述接地電壓 加上了閾值電壓的絕對值及過驅動電壓后的電壓的源極電壓；所述第 二導電型的第四晶體管，該晶體管基于所述第三晶體管的源極電壓而 導通、截止；第一恒流電路，該電路提供電流給所述第一晶體管；第 二恒流電路，該電路提供電流給所述第二晶體管及所述第三晶體管； 以及第三恒流電路，該電路提供電流給所述第四晶體管。

本發明的電源電壓降低檢測電路無需包括基準電壓電路、分壓電 路及差動放大電路，其電路規模變小，因此電流消耗也相應減少。

附圖說明

圖1為表示本發明的電源電壓降低檢測電路的電路圖。

圖2為表示本發明的電源電壓降低檢測電路的恒流電路的一具體 例的電路圖。