[發明專利]含有數據線位元切換傳輸晶體管的位元線感測放大器

有效

• 申請號: 200810132314.1
• 申請日: 2008-07-11
• 公開（公告）號: CN101329901A
• 公開（公告）日: 2008-12-24
• 發明（設計）人: 夏浚
• 申請（專利權）人: 鈺創科技股份有限公司
• 主分類號: G11C11/409
• 分類號: G11C11/409
• 代理公司: 北京科龍寰宇知識產權代理有限責任公司
• 代理人: 孫皓晨

技術領域

本發明是有關于存儲器集成電路的制造，特別是涉及到一種芯片面積最佳化且強化寫入速度的，含有數據線位元切換傳輸晶體管的位元線感測放大器及其制造方法。?

背景技術

一般而言，以存儲器集成電路方式建構的電子數據儲存裝置是由大量的存儲單元以矩陣或陣列的列與行方式安排而組成。這些陣列被一定數量的輔助單元(或稱為周邊電路)所包圍，以達成數據儲存作業所需。數據儲存作業是指該儲存裝置中指定地址存儲單元的數據寫入及對應的數據讀取，這些動作都在讀/寫使能及列/行地址選通(strobe)信號的控制之下，其中列與行地址是由適當的解碼內部存儲器地址而得。以下將描述范圍限縮到動態隨機存取存儲器(DRAM)，可涵括數據儲存應用裝置的大部分狀況，亦可更完整的解釋該電路的構成及運作方式。以下以DRAM表示實體電路或數據單元與電路區塊。對應于這些操作，在存儲器單元陣列的列與行之之外，尚有預充電電路與感測放大器(也可能被包含在通用區塊中)具有對存儲單元進行讀取/寫入操作的輸入/輸出(I/O)閘功能。其中，存儲單元可簡單的由一晶體管與一電容構成。其他功能區塊為數據緩沖或特殊的數據輸入與數據輸出的數據I/O驅動區塊；存儲地址的地址緩沖可為列與行共同或分開使用，稍后的案例包含有分開的列地址與行地址緩沖區塊；列(或稱為字元線)解碼(及驅動)區塊與行解碼區塊用以解碼存儲器地址；一周邊控制電路區塊，用以實現計時及控制功能，亦稱為控制命令區塊，用以同時處理所有輔助區塊的列與行地址選通信號及讀/寫使能信號的操作。上述信號包含有數據輸入、數據輸出、存儲地址、列與行選通及讀/寫使能，通常分別由一數據總線、一地址總線及一控制總線傳遞。DRAM的存儲單元亦可由三晶體管電路或更復雜的組態組成，多晶體管單元亦可用于靜態隨機存取存儲器陣列，這些將不會特別在本文中分別描述。?

半導體存儲裝置中的感測放大器皆為一感測微信號的放大電路，微信號即非常低的電壓或電流信號。典型的感測放大器為位元線感測放大器與I/O感測放大器。位元線感測放大器是用以感測位元線對上由存儲單元產生的微信號，I/O感測放大器是用以感測數據線對上傳輸的信號并加以放大。這些工作可經由額外的控制單元而結合以單一電路進行。感測放大器有多種實施方式，可分類為電流型及電壓型，分別用以感測初始的電流差異或電壓差異。電流型感測放大器是用以放大位元線對上的電流差，當操作于低電壓及小振幅時效率最佳。隨著半導體存儲器裝置的密度增加，其工作供應電壓與電流跟著降低，耗電量隨之減少。在以互補金屬氧化物半導體晶體管(CMOS)技術實施的DRAM中，用以表示二進位狀態其中之一的電壓范圍被縮小。這造成精確感測存儲單元狀態的方法可靠度降低。由于半導體存儲裝置供應電壓降低的趨勢，即使使用特別的電壓型感測放大器也難以感測位元線對上互補電位的電壓差。?

在典型的DRAM中，數據并非直接由存儲單元傳輸，而是在傳輸之前暫時復制到感測放大器。一般而言，感測放大器只儲存一列的數據。若有一個動作將實施在目前儲存數據的列之外的一列數據，則有兩個動作必須進行。第一個動作為預充電動作，此時存儲器中的位元線對將具有相同的中點電位。第二個動作為感測動作，此時欲實施動作的列的數據被復制到感測放大器中。在預充電動作與接續的感測動作期間，動作中的DRAM稱為關閉狀態。在其他的時間中的DRAM稱為開放狀態。在先前技術中，DRAM的組態設定為在提供一控制器數據傳輸要求服務之前需先行實施預充電及感測動作。一般而言，DRAM是通過比較需求存儲器地址與目前存儲器地址來進行偵測。若兩個地址相同，則數據由感測放大器傳輸，無需進行預充電或感測動作。若兩個地址不同，則DRAM進行預充電及感測動作，將數據由適當的列載入感測放大器中。在一存儲器中，將儲存于存儲單元中的數據經由位元線對傳輸到位元線感測放大器需要一控制電路，經常以行選擇電路實施。行選擇電路包含有一等化器，可于一字元線被選擇時使位元線對上的電壓相等，藉以補償位元線對的信號電位。如此可產生一使能信號使位元線感測放大器開始運作，使數據可由存儲單元經由位元線對傳輸到位元線感測放大器，并將輸出數據由位元線感測放大器傳輸至數據線對。?